JPH01245497A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH01245497A JPH01245497A JP63073993A JP7399388A JPH01245497A JP H01245497 A JPH01245497 A JP H01245497A JP 63073993 A JP63073993 A JP 63073993A JP 7399388 A JP7399388 A JP 7399388A JP H01245497 A JPH01245497 A JP H01245497A
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- JP
- Japan
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- redundant
- address
- semiconductor memory
- circuit
- word line
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000010586 diagram Methods 0.000 description 8
- 238000011990 functional testing Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 102100030218 Matrix metalloproteinase-19 Human genes 0.000 description 1
- 101100247316 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ras-1 gene Proteins 0.000 description 1
- 101001003186 Oryza sativa subsp. japonica Alpha-amylase/subtilisin inhibitor Proteins 0.000 description 1
- 101150076031 RAS1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリに関する。
［従来の技術］
半導体メモリのセルアレイはデータを保持するセルとセ
ルを選択するワード線、セルを選択し、データを取り出
すデジット線で構成されている。
ルを選択するワード線、セルを選択し、データを取り出
すデジット線で構成されている。
メモリの大容量化、高集積化に伴ってセルアレイ部の配
線は微細化するとともにセルアレイ部が半導体メモリの
大部分を占めるようになってきた。
線は微細化するとともにセルアレイ部が半導体メモリの
大部分を占めるようになってきた。
そのため半導体メモリ不良品のほとんどは、微細化され
たセルアレイ部の一部分ワード線１本等の故障が原因と
なっている。これに対して故障したワード線またはデジ
ット線の代わりに、あらかじめ用意しておいた冗長ワー
ド線冗長デジット線を使用することにより不良品を良品
にしている。
たセルアレイ部の一部分ワード線１本等の故障が原因と
なっている。これに対して故障したワード線またはデジ
ット線の代わりに、あらかじめ用意しておいた冗長ワー
ド線冗長デジット線を使用することにより不良品を良品
にしている。
このような冗長回路を用いた半導体メモリの構成図を第
３図に示す。 ゛ まず故障場所を見つけた後冗長Ｘデコーダ４、または冗
長Ｙデコーダのヒユーズをアドレスに合わせて切断する
。その後は故障場所のアドレスが入力されると冗長デコ
ーダはＸデコーダ６またはＹデコーダ５を不活性にする
とともに冗長ワード線２または冗長デジット線１を選択
する。
３図に示す。 ゛ まず故障場所を見つけた後冗長Ｘデコーダ４、または冗
長Ｙデコーダのヒユーズをアドレスに合わせて切断する
。その後は故障場所のアドレスが入力されると冗長デコ
ーダはＸデコーダ６またはＹデコーダ５を不活性にする
とともに冗長ワード線２または冗長デジット線１を選択
する。
一方半導体メモリでは回路図上の素子以外に寄主容量、
寄生抵抗が配線の物理的配置に従ってついてしまう。こ
のことによりセル情報の物理的配置に従って動作特性が
変化する。このため半導体メモリの出荷前の機能試験は
動作特性が最悪であるセル情報の物理的配置で行われな
ければならない。しかしながら冗長回路を用いた半導体
メモリでは入力アドレスおよび入力データとセル情報の
物理的配置が冗長回路を使うことによって変わってしま
う。したがって機能試験においては冗長回路を使用して
いるアドレスを知る必要がある。これを調べるためにロ
ールコール回路があり、第４図に示す。ＲＣＸ、ＲＣＹ
は冗長回路が使用されているＸアドレスまたはＸアドレ
スをアクセスしたときにワンショットで高レベルを出す
信号である。冗長回路を使用しているときにはヒユーズ
Ｈ１を切断する。Ｇ２１．Ｇ２２・・・Ｇ２７はスレッ
シュオールド電圧ＶＴＮのＮチャンネルＭＯＳトランジ
スタである。ＶＣＣは電源線である。
寄生抵抗が配線の物理的配置に従ってついてしまう。こ
のことによりセル情報の物理的配置に従って動作特性が
変化する。このため半導体メモリの出荷前の機能試験は
動作特性が最悪であるセル情報の物理的配置で行われな
ければならない。しかしながら冗長回路を用いた半導体
メモリでは入力アドレスおよび入力データとセル情報の
物理的配置が冗長回路を使うことによって変わってしま
う。したがって機能試験においては冗長回路を使用して
いるアドレスを知る必要がある。これを調べるためにロ
ールコール回路があり、第４図に示す。ＲＣＸ、ＲＣＹ
は冗長回路が使用されているＸアドレスまたはＸアドレ
スをアクセスしたときにワンショットで高レベルを出す
信号である。冗長回路を使用しているときにはヒユーズ
Ｈ１を切断する。Ｇ２１．Ｇ２２・・・Ｇ２７はスレッ
シュオールド電圧ＶＴＮのＮチャンネルＭＯＳトランジ
スタである。ＶＣＣは電源線である。
データ入力信号ＤＩＮを電源電圧ＶＤＤより３ＶＴＮ高
くすると冗長回路未使用の場合はＤＩＮＥ）らＶＣＣへ
入力リーク電流が流れる。冗長回路使用の場合ヒユーズ
が切られているためＤＩＮをＶＤＤ＋３ＶＴＮすると接
点Ｎ２３はＶＤＤであるがＮ２１．Ｎ２２がＶＤＤ−Ｖ
ＴＮなのて、Ｇ２４、Ｇ２５はオンしないので電流は流
れない。しかし冗長回路を使用しているアドレスの時に
はＲＣＹまたはＲＣＸが高レベルになり容ｆｌｃ２１ま
たはＣ２２を介して、Ｎ２１．Ｎ２２をＶＤＤ＋ＶＴＮ
以上にたたき上げるためにＧ２４．Ｇ２５がオンしＤＩ
ＮからＶＣＣに入力リーク電流が流れる。
くすると冗長回路未使用の場合はＤＩＮＥ）らＶＣＣへ
入力リーク電流が流れる。冗長回路使用の場合ヒユーズ
が切られているためＤＩＮをＶＤＤ＋３ＶＴＮすると接
点Ｎ２３はＶＤＤであるがＮ２１．Ｎ２２がＶＤＤ−Ｖ
ＴＮなのて、Ｇ２４、Ｇ２５はオンしないので電流は流
れない。しかし冗長回路を使用しているアドレスの時に
はＲＣＹまたはＲＣＸが高レベルになり容ｆｌｃ２１ま
たはＣ２２を介して、Ｎ２１．Ｎ２２をＶＤＤ＋ＶＴＮ
以上にたたき上げるためにＧ２４．Ｇ２５がオンしＤＩ
ＮからＶＣＣに入力リーク電流が流れる。
このようにＤＩＮ人カリカリーク電流って冗長回路使用
アドレスを知ることができる。
アドレスを知ることができる。
［発明が解決しようとする問題点コ
上述した従来のロールコール回路をもつ半導体メモリは
、冗長ワード線またはデジット線を使用したアドレスを
調べるのに入力リーク電流を測定している。しかしなが
ら入力リーク電流を測定するためには現状のテスターで
は１０ｍ５ｅｃ以上かかる。例えば５１２本ワード線が
あり冗長ワード線が１本ある半導体メモリの場合冗長ワ
ード線のアドレスを調べるのに約５８′かかつてしまう
。
、冗長ワード線またはデジット線を使用したアドレスを
調べるのに入力リーク電流を測定している。しかしなが
ら入力リーク電流を測定するためには現状のテスターで
は１０ｍ５ｅｃ以上かかる。例えば５１２本ワード線が
あり冗長ワード線が１本ある半導体メモリの場合冗長ワ
ード線のアドレスを調べるのに約５８′かかつてしまう
。
一方出荷前の機能試験では最もきびしい条件でテストす
る必要があるが冗長回路を使用することにより、セル情
報の物理的配置とアドレスの関係がかわり、最もきびし
い条件もかわってしまう。
る必要があるが冗長回路を使用することにより、セル情
報の物理的配置とアドレスの関係がかわり、最もきびし
い条件もかわってしまう。
したがって機能試験中に冗長回路を使用しているアドレ
スを知る必要があり、このテストに前述のように時間が
かかることが半導体メモリのコストをあげてきた。
スを知る必要があり、このテストに前述のように時間が
かかることが半導体メモリのコストをあげてきた。
［発明の従来技術に対する相違点コ
上述した従来の半導体メモリが入力リーク電流によって
冗長回路使用アドレスを調べるのに対し、本発明は出力
データによって冗長回路使用アドレスを調べるという相
違点を有する。
冗長回路使用アドレスを調べるのに対し、本発明は出力
データによって冗長回路使用アドレスを調べるという相
違点を有する。
［問題点を解決するための手段］
本発明の要旨は冗長（リダンダンシー）ワード線または
冗長デジット線を有する半導体メモリにおいて一つの入
力ビンに最大定格以上の電圧をかけながら冗長ワード線
または冗長デジット線を使用してアドレスにアクセスす
ることによってアクティブになる信号を発生するロール
コール回路と、該信号によって出力データを変化させる
データアウトバッファ回路とを有することである。
冗長デジット線を有する半導体メモリにおいて一つの入
力ビンに最大定格以上の電圧をかけながら冗長ワード線
または冗長デジット線を使用してアドレスにアクセスす
ることによってアクティブになる信号を発生するロール
コール回路と、該信号によって出力データを変化させる
データアウトバッファ回路とを有することである。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のロールコール回路を示す回
路図である。リードサイクル時には書き込みコントロー
ル（８号ＷＥ（オーバーパー）ハ高レベルであるが、そ
の電圧を１０ＶＴＮ＋αにする。ただしｌ０ＶＴＮは入
力最大定格以上である。
路図である。リードサイクル時には書き込みコントロー
ル（８号ＷＥ（オーバーパー）ハ高レベルであるが、そ
の電圧を１０ＶＴＮ＋αにする。ただしｌ０ＶＴＮは入
力最大定格以上である。
そうするとＷＥ（オーバーパー）から接地に電流が流れ
Ｎ１が高レベルになり、ナンド（Ｎ Ａ Ｎ Ｄ ）ゲ
ー）Ｇ３がアクティブとなり、ロールコール機能が生し
る。アドレスを変化させながらリードサイクルをくり返
すと冗長使用アドレスにおいてＲＣＸまたはＲＣＹから
ノア（ＮＯＲ）ゲートＧ１に高レベルのワンショット信
号が入る。該ワンショット信号はそのままＧｌ、Ｇ２．
Ｇ３と伝わりナンｔ”（ＮＡＮＤ）ケートＧ４に入力さ
れる。−方ＲＡＳ １は１サイクルの中でアドレスが有
効な期間は常に高レベルであるような信号である。ＲＡ
ＳＩが高レベルのときはＧ４に接点Ｎ２から低レベルの
信号が一度入るとＲＥＤが常に高レベルになりＲＡＳ
１が低レベルとならない限りリセットされない。このた
めＲＣＸ、ＲＣＹからワンショットの高レベルが入力さ
れるとＲＥＤはそのリートサイクル中でアドレスがリセ
ットされない限り常に高レベルとなる。
Ｎ１が高レベルになり、ナンド（Ｎ Ａ Ｎ Ｄ ）ゲ
ー）Ｇ３がアクティブとなり、ロールコール機能が生し
る。アドレスを変化させながらリードサイクルをくり返
すと冗長使用アドレスにおいてＲＣＸまたはＲＣＹから
ノア（ＮＯＲ）ゲートＧ１に高レベルのワンショット信
号が入る。該ワンショット信号はそのままＧｌ、Ｇ２．
Ｇ３と伝わりナンｔ”（ＮＡＮＤ）ケートＧ４に入力さ
れる。−方ＲＡＳ １は１サイクルの中でアドレスが有
効な期間は常に高レベルであるような信号である。ＲＡ
ＳＩが高レベルのときはＧ４に接点Ｎ２から低レベルの
信号が一度入るとＲＥＤが常に高レベルになりＲＡＳ
１が低レベルとならない限りリセットされない。このた
めＲＣＸ、ＲＣＹからワンショットの高レベルが入力さ
れるとＲＥＤはそのリートサイクル中でアドレスがリセ
ットされない限り常に高レベルとなる。
第２図に本発明の一実施例のデータアウトバッファを示
す。ロールコール回路で作られたＲＥＤ信号がノア（Ｎ
ＯＲ）ゲートＧ７．Ｇ８に人っている。これが高レベル
となるとＧ７．ＧＢとも出力が低レベルとなり、データ
出力ＤＯＵＴはハイインピーダンス状態となる。これに
よって現在アクセスしているアドレスが冗長回路を使用
していることがわかる。この実施例の場合５１２ワード
線をもち、１本の冗長ワード線をもった半導体メモリで
最少読み出しサイクル２００ｎｓｅｃとすれば約０．１
ｍ５ｅｃて冗長ワード線のアドレスを調べることができ
る。
す。ロールコール回路で作られたＲＥＤ信号がノア（Ｎ
ＯＲ）ゲートＧ７．Ｇ８に人っている。これが高レベル
となるとＧ７．ＧＢとも出力が低レベルとなり、データ
出力ＤＯＵＴはハイインピーダンス状態となる。これに
よって現在アクセスしているアドレスが冗長回路を使用
していることがわかる。この実施例の場合５１２ワード
線をもち、１本の冗長ワード線をもった半導体メモリで
最少読み出しサイクル２００ｎｓｅｃとすれば約０．１
ｍ５ｅｃて冗長ワード線のアドレスを調べることができ
る。
［発明の効果］
以上説明したように本発明は冗長回路を使用しているア
ドレスを出力データによって調べることができるので機
能試験を短縮でき、半導体メモリのコストを下げること
ができる。
ドレスを出力データによって調べることができるので機
能試験を短縮でき、半導体メモリのコストを下げること
ができる。
第１図は一実施例のロールコール回路の回路図、第２図
は一実施例のデータアウトバッファ回路の回路図、第３
図は従来の半導体メモリのブロック図、第４図は従来の
ロールコール回路の回路図である。 Ｒ１・・・・抵抗、 Ｑｌ・ ・ ・Ｇ１２．Ｇ２１ ・・ ・Ｇ２７・ ・
・・・・・・・・・ＮチャンネルＭＯＳ）ランジスタ
、Ｇ３．Ｇ４．Ｇ５・・・ＣＭＯ５）ランジスタナンド
ゲート、 Ｇｌ、Ｇ７．Ｇ８・・・ＣＭＯ５）ランジスタノアゲー
ト、 Ｇ２．Ｇ６・・・・・ＣＭＯ５）ランジスタインバータ
、 Ｃ２１，Ｃ２２・・・容量、 Ｎ１ ・ ・ ・Ｎ８．Ｎ２１．Ｎ２２．Ｎ２３φ ・
・・・・・・・・・・・・接点、 ＲＥＤ、ＲＡＳＩ、ＲＣＸ、ＲＣＹ、ＤＯ−−−・・・
・・・・・・・・内部信号、 ＤＩＮ・・・・・・・外部データ入力信号、ＤＯＵＴ・
・・・・・外部データ出力信号、Ｈｌ・・・φ◆・・・
ヒユーズ、 ＷＥ （、オーバーパー）・・・・データ書き込みコン
トロール信号、 ＶＣＣ・・・・・・電源、 ＧＮＤ・・・ ・・・接地、 ｌ・・・・・・・・冗長デジット線 ２・・・・・・・・冗長ワード線、 ３・・・・・・・・冗長Ｙデコーダ、 ４・・・・・・・・冗長Ｘデコーダ、 ５・・・・・・・・Ｙデコーダ、 ６・・・・・・・・Ｙデコーダ、 ７・・・・・・・・セルアレイ、 ８・・・・・・・・ロールコール回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第２図 し１〜 第３図 第４図
は一実施例のデータアウトバッファ回路の回路図、第３
図は従来の半導体メモリのブロック図、第４図は従来の
ロールコール回路の回路図である。 Ｒ１・・・・抵抗、 Ｑｌ・ ・ ・Ｇ１２．Ｇ２１ ・・ ・Ｇ２７・ ・
・・・・・・・・・ＮチャンネルＭＯＳ）ランジスタ
、Ｇ３．Ｇ４．Ｇ５・・・ＣＭＯ５）ランジスタナンド
ゲート、 Ｇｌ、Ｇ７．Ｇ８・・・ＣＭＯ５）ランジスタノアゲー
ト、 Ｇ２．Ｇ６・・・・・ＣＭＯ５）ランジスタインバータ
、 Ｃ２１，Ｃ２２・・・容量、 Ｎ１ ・ ・ ・Ｎ８．Ｎ２１．Ｎ２２．Ｎ２３φ ・
・・・・・・・・・・・・接点、 ＲＥＤ、ＲＡＳＩ、ＲＣＸ、ＲＣＹ、ＤＯ−−−・・・
・・・・・・・・内部信号、 ＤＩＮ・・・・・・・外部データ入力信号、ＤＯＵＴ・
・・・・・外部データ出力信号、Ｈｌ・・・φ◆・・・
ヒユーズ、 ＷＥ （、オーバーパー）・・・・データ書き込みコン
トロール信号、 ＶＣＣ・・・・・・電源、 ＧＮＤ・・・ ・・・接地、 ｌ・・・・・・・・冗長デジット線 ２・・・・・・・・冗長ワード線、 ３・・・・・・・・冗長Ｙデコーダ、 ４・・・・・・・・冗長Ｘデコーダ、 ５・・・・・・・・Ｙデコーダ、 ６・・・・・・・・Ｙデコーダ、 ７・・・・・・・・セルアレイ、 ８・・・・・・・・ロールコール回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第２図 し１〜 第３図 第４図
Claims (1)
- 冗長（リダンダンシー）ワード線または冗長デジット線
を有する半導体メモリにおいて一つの入力ピンに最大定
格以上の電圧をかけながら冗長ワード線または冗長デジ
ット線を使用してアドレスにアクセスすることによって
アクティブになる信号を発生するロールコール回路と、
該信号によって出力データを変化させるデータアウトバ
ッファ回路とを有することを特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073993A JPH01245497A (ja) | 1988-03-28 | 1988-03-28 | 半導体メモリ |
| EP19890105443 EP0343344A3 (en) | 1988-03-28 | 1989-03-28 | Semiconductor memory device with improved indicator of the state of the redundant structure |
| US07/329,612 US4984205A (en) | 1988-03-28 | 1989-03-28 | Semiconductor memory device with improved indicator of state of redundant structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073993A JPH01245497A (ja) | 1988-03-28 | 1988-03-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01245497A true JPH01245497A (ja) | 1989-09-29 |
Family
ID=13534154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63073993A Pending JPH01245497A (ja) | 1988-03-28 | 1988-03-28 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4984205A (ja) |
| EP (1) | EP0343344A3 (ja) |
| JP (1) | JPH01245497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462600U (ja) * | 1990-10-01 | 1992-05-28 | ||
| JPH0991990A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | メモリ回路 |
| JP2002182861A (ja) * | 2000-12-19 | 2002-06-28 | Toshiba Tec Corp | 多重化記憶制御装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734705B2 (ja) * | 1989-12-25 | 1998-04-02 | 日本電気株式会社 | 半導体記憶装置 |
| US5299203A (en) * | 1990-08-17 | 1994-03-29 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a flag for indicating test mode |
| DE69122481T2 (de) * | 1990-12-14 | 1997-02-20 | Sgs Thomson Microelectronics | Halbleiterspeicher mit Multiplex-Redundanz |
| US5265054A (en) * | 1990-12-14 | 1993-11-23 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with precharged redundancy multiplexing |
| JP2687785B2 (ja) * | 1991-09-27 | 1997-12-08 | 日本電気株式会社 | 半導体記憶装置 |
| US5343429A (en) * | 1991-12-06 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein |
| JPH06275094A (ja) * | 1993-03-23 | 1994-09-30 | Mitsubishi Electric Corp | 半導体装置および半導体メモリ装置 |
| JP2570589B2 (ja) * | 1993-08-26 | 1997-01-08 | 日本電気株式会社 | ロールコール回路 |
| JP3530574B2 (ja) * | 1994-05-20 | 2004-05-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH08212797A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 半導体装置 |
| JPH0935495A (ja) * | 1995-07-14 | 1997-02-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5933855A (en) | 1997-03-21 | 1999-08-03 | Rubinstein; Richard | Shared, reconfigurable memory architectures for digital signal processing |
| DE19954345A1 (de) * | 1999-11-11 | 2001-05-31 | Infineon Technologies Ag | Speichereinrichtung |
| JP2014186785A (ja) * | 2013-03-25 | 2014-10-02 | Micron Technology Inc | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210596A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS62290000A (ja) * | 1986-04-03 | 1987-12-16 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 補修されたメモリ素子を検出する方法、メモリ素子および補修検出回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS563499A (en) * | 1979-06-25 | 1981-01-14 | Fujitsu Ltd | Semiconductor memory device |
| DE3032630C2 (de) * | 1980-08-29 | 1983-12-22 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterspeicher aus Speicherbausteinen mit redundanten Speicherbereichen und Verfahren zu dessen Betrieb |
| WO1982002793A1 (en) * | 1981-02-02 | 1982-08-19 | Otoole James E | Semiconductor memory redundant element identification circuit |
| DE3311427A1 (de) * | 1983-03-29 | 1984-10-04 | Siemens AG, 1000 Berlin und 8000 München | Integrierter dynamischer schreib-lesespeicher |
-
1988
- 1988-03-28 JP JP63073993A patent/JPH01245497A/ja active Pending
-
1989
- 1989-03-28 US US07/329,612 patent/US4984205A/en not_active Expired - Lifetime
- 1989-03-28 EP EP19890105443 patent/EP0343344A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210596A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS62290000A (ja) * | 1986-04-03 | 1987-12-16 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 補修されたメモリ素子を検出する方法、メモリ素子および補修検出回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462600U (ja) * | 1990-10-01 | 1992-05-28 | ||
| JPH0991990A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | メモリ回路 |
| JP2002182861A (ja) * | 2000-12-19 | 2002-06-28 | Toshiba Tec Corp | 多重化記憶制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0343344A2 (en) | 1989-11-29 |
| US4984205A (en) | 1991-01-08 |
| EP0343344A3 (en) | 1991-01-16 |
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