JPH0437520B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は全体としてMOS（金属−酸化物−半導
体）メモリに関するものであり、たとえば、故障
を起したメモリセルを予備のメモリセルと交換す
るための冗長度を有する高速、低電力RAM（ラ
ンダム・アクセス・メモリ）に関するものであ
る。

MOSメモリはデジタル・データを貯えるため
にメモリセル列の形でメモリ・アレイを一般に含
んでいる。典型的なメモリにおいては、６万個以
上のメモリ・セルを含んでいるが、それらのメモ
リセルは適正に機能せねばならない。不良メモリ
セルが１個あつてもメモリの有用性が損われるか
ら、多くのメモリが同時に製作されるウエハーの
歩留りが低くなる。

各ウエハーの歩留りを高めるために各チツプに
予備のメモリセルを含ませることが提案されてい
る。そして、製作者により行われる試験で不良の
メモリセルが見つかつた時は、予備のメモリセル
を選択して不良メモリセルと交換する。

予備メモリセルを選択するために提案されてい
るいくつかの先行技術は、レーザビームによりヒ
ユーズをとばすことによつて不良メモリセルを予
備のメモリセルに交換させるように、各チツプ内
にヒユーズを組込むものである。

予備メモリセルを選択するための別のいくつか
の先行技術では、プローブ試験中に外部からの信
号と、それと同時にアドレス入力端子に与えられ
る低レベル信号に応答して、ヒユーズが電気的に
とばされるヒユーズをとばすのに要する電流がト
ランジスタを通つてアドレス入力端子へ流れるよ
うに、低レベル信号はトランジスタを介してヒユ
ーズへ与えられる。したがつて、ヒユーズをとば
すためにアドレス入力端子は電流をとり出すこと
ができねばならないが、そのために、試験信号を
アドレス入力端子へ与える試験器に電流とり扱い
の望ましくない制約を課すことになる。また、前
記トランジスタは入力保護を欠いている。

このような種類の電気的にヒユーズをとばす技
術は、別のセンサへ与えられるヒユーズ情報をゲ
ートするために外部クロツク・パルスを必要とす
る。前記別のソースは不良セルを識別するアドレ
ス情報を発生する。不良メモリセルに関するアド
レス情報を発生するために要する時のために、読
出し動作また書込み動作を完了するために要する
時間が長くなる。

レーザによりヒユーズをとばす種類と、ヒユー
ズを電気的にとばす種類との２つの先行技術の別
の欠点は複雑なことである。より望ましい冗長技
術はヒユーズを電気的にとばすだけでなく、アク
セス時間を長引かせることがなく、消費電力が非
常に少い、あまり複雑でないオンチツプ回路を用
いることである。

本発明の目的は冗長度を有する改良したMOS
メモリを得ることである。

上記目的を達成するために本発明は、不良であ
ることがわかつたメモリセルを予備のメモリセル
で置き換えるために冗長度を有する、メモリセ
ル・アレイを備えたMOSメモリチツプであつて、
複数の予備メモリセルと、チツプのプローブ試験
中に発生される信号に応答して、不良メモリセル
のアドレスの電気的指示を永久に貯えてそれを連
続的に供給するオンチツプ・アドレス制御手段
と、試験後に受けた入来メモリ・アドレス情報を
不良メモリセルの貯えられたアドレスと比較し、
不良メモリセルのアドレスに対応するメモリ・ア
ドレス情報を受けたことを示す制御信号を発生す
る比較手段と、制御信号に応答して予備メモリセ
ルを電気的にアクセスし、不良メモリセルが存在
しないことがプローブ試験により判明した時に、
永久に動作不能状態にされる選択手段とを備え
た、冗長度を有するメモリチツプを提案するもの
である。

本発明の一実施例は、不当な電流とり扱い要求
を試験器に課したり、ヒユーズをとばすのに要す
る電流を伝えるトランジスタの入力保護制約を課
することがないように、チツプの試験中に電気的
にとばされるオンチツプ・メモリ選択ヒユーズを
用いるものである。

本発明は、メモリ・アクセス時間を禁止せず、
消費電力が非常に少く、ＮチヤンネルMOSメモ
リにとくに使用できる比較的簡単な冗長回路を用
いる冗長度を有するメモリチツプを提供するもの
である。

以下の説明では、主メモリセル・アレイと、複
数の予備メモリセルとを有するMOSメモリに用
いることを例として冗長技術を説明することにす
る。通常は各メモリセルについて通常のプローブ
試験により動作するか否かを試験する。不良メモ
リセルが見つかると、チツプ上のアドレス制御器
がそれに応じて、不良セルのアドレスの完全に非
同期の電気的指示を永久に貯え、かつその電気的
指示を常に利用できるようにする。アドレス制御
器は通常のメモリ動作中に受けたメモリセル情報
を貯えられているデータと比較し、不良セルに対
応するアドレスを受けたことを示す制御信号を発
生する。予備セル選択器が制御信号に応答して予
備メモリセルを電気的にアクセスし、不良メモリ
セルのアクセスを禁止する。

本発明の応用を示すために16KMOS静止RAM
について説明する。簡単に言えば、このRAM
は、通常の方法でＰ形シリコン基板上に作ること
ができる集積回路であつて、ポリシリコン・ゲー
トを有するＮチヤンネル電界効果トランジスタを
用いる。このメモリはTTLとコンパチブルであ
つて、一対の64×128メモリセル・アレイとして
構成される。

以下、図面を参照して本発明を詳細に説明す
る。

まず第１図を参照する。この図にはチツプのア
ーキテクチヤを示すブロツク図が示されている。

第１図に示されているように、このメモリ・ア
レイは左セルアレイ１０と右アレイ１２を含んで
いる。各セルアレイは64列×128行のメモリを含
む。それらのセルのうち任意の１個のセルをアク
セスするために、外部で発生された行アドレス・
ビツトと列アドレス・ビツトがRAMへ与えら
れ、それらのアドレス・ビツトが復号されてある
特定の列選択線１ビツト線とある特定の行選択線
（語線）を可能化状態にする。可能化状態にされ
た語線とビツト線との交点は、行アドレス・ビツ
トと列アドレス・ビツトにより呼出しが求められ
るメモリセルの位置を定める。

図示の実施例においては、７個の行アドレス・
バツフア１６の入力端子１４へ７行アドレス・ビ
ツトが与えられる。各アドレス・バツフアは入力
ビツトに応答して真の列アドレス・データと補数
アドレス・データを発生し、バス２０を介して行
デコーダ１８を駆動する。このようにして、七対
の真と補数の行アドレス・データがバス２０へ与
えられ、デコーダ１８（このデコーダは通常のも
のとすることができる）がその行アドレス・デコ
ーダを復号して左と右のメモリ・アレイ１０，１
２と、予備メモリセル列を含む一対の予備列２
２，２４とのある特定の語線（図示せず）を可能
状態にする。

各行アドレス・バツフア１６は、リード１４上
の行アドレス情報の変化を検出するためのアドレ
ス切換え検出器（ATD）も含む。そのような変
化が検出されると、クロツク発振器２８を作動さ
せるためのパルスがリード２６に与えられる。作
動させられたクロツク発振器２８はプレチヤージ
およびビツト線平衡回路３４，３６を作動させる
制御パルスEQをリード３０，３２に与える。ア
ドレス切換え検出器と、クロツク発振器２８と、
プレチヤージおよびビツト線平衡回路３４，３６
との動作は本発明とは直接関係しないから、ここ
では詳しい説明は省く。ここでは、プレチヤージ
およびビツト線平衡回路の機能は、行アドレス情
報に変化が生じた時に、メモリ・アレイ１０，１
２と予備メモリセル列２２，２４中の全てのビツ
ト線を常にプレチヤージおよび平衡させることで
ある。

選択されたビツト線を可能化状態にするため
に、RAMは７本の入力ピンＡ１〜Ａ７を含む。
各入力ピンは列アドレス情報ビツトを受ける。ピ
ンＡ１〜Ａ５により受けられた情報は５つの列ア
ドレス・バツフア３８〜４６へ与えられ、ピンＡ
６，Ａ７により受けられた情報は一対の第２のア
ドレス・バツフア４８，５０へ与えられる。

バツフア３８〜５０の機能の１つは、列デコー
ダ回路へ与える真Ａと補数の列アドレス・デー
タを発生することである。たとえば、バツフア３
８は左列デコーダ５６と右列デコーダ５８へそれ
ぞれ与えられる出力Ａ，をリード５２，５４へ
それぞれ与える。他の各バツフア４０〜４６も出
力Ａ，を発生する。それらの出力Ａ，も列デ
コーダ５６，５８へそれぞれ与えられる。図示を
簡単にするために、バツフア４０〜４６と列デコ
ーダ５６，５８との間の接続が省かれている。

一般に、バツフア３８〜４６の出力Ａは４本の
ビツト線６０を介して左列デコーダ５６に左メモ
リ・アレイ１０内の２つのメモリセル列をアクセ
スさせ、バツフア３８〜４０の出力は４本のビ
ツト線６２を介して右列デコーダ５８に右メモ
リ・アレイ１２内の２つのメモリセル列をアクセ
スさせる。左メモリ・アレイ１０からのビツト線
のうちの２本に存在するデータはデータ線６６を
介して第２の列選択器（デコーダ）６４へ結合さ
れ、他の２本のビツト線に存在するデータ線７０
を介して別の第２の列選択器６８へ結合される。

同様に、右メモリ・アレイからのビツト線６２
のうちの２本に存在いるデータはデータ線７４を
介して第２の列選択器７２へ結合され、他の２本
のビツト線に存在するデータはデータ線７８を介
して別の第２の列選択器７６へ結合される。

第２の列選択器６４，６８，７２，７６は第２
の列アドレス・バツフア４８，５０により動作可
能状態にされる。たとえば、バツフア４８はピン
Ａ６に与えられたアドレス・ビツトに応答して真
Ａと補数の列アドレス・データを発生し、それ
らのデータＡ，をリード８０，８２へそれぞれ
与える。リード８２へ与えられたデータは第２の
各列選択器へ入力させられる。バツフア５０も出
力Ａ，を発生して、それらの出力を４つの第２
の列選択器へ与える。

出力Ａ，に応答して第２の列選択器６４，６
８，７２，７６はデータ線対６６，７０，７２ま
たは７６の１つをデータバス８４へ結合する。し
たがつて、４つの第２の列選択器が、左と右の列
デコーダにより選択された４つのメモリ列のうち
の１つからのデータだけを、データバス８４へ結
合する。このようにしてバス８４により受けられ
た情報は、出力データをピン８８へ結合するため
に、バス８４を出力バツフア８６へ結合できる。

メモリへデータを書込むために、入力データを
入力バツフア９２へ供給するためのピン９０が設
けられる。バツフア９２のデータ出力端子はリー
ド９４を介してデータバス８４へ結合される。バ
ス８４に存在するデータは、ある特定のメモリセ
ルを前記したやり方でアクセスすることにより、
メモリへ書込まれる。

このRAMは外部で発生されたチツプ選択信号
CSをピン９８に受けるためにチツプ選択CSバツ
フア９６も含む。バツフア９６のチツプ選択CS
出力は、RAMを通常のやり方で能動モードから
待機モードへ、および待機モードから能動モード
へ切り換えるために、RAM内の種々のバツフア
とデコーダへ与えることができる。

また、基板バイアス電圧をピン１０２に与え、
5MH_Zの方形波信号φWをリード１０４に与える
ために、V_bb発生器１００を含ませることができ
る。この信号φWは第２図に示されているいくつ
かの回路で使用できる。それらの回路の例につい
ては後で説明する。V_bb発生器１００の構造は通
常のものとすることができる。

次に列アドレス・バツフア３８〜５０について
再び説明する。各バツフアは冗長機能を実現する
ためのバツフア機能に加えて、ある機能も行う。
とくに、各バツフア３８〜５０はメモリセルが不
良であるか否かを示すデータを貯えるためのヒユ
ーズ回路の形の制御器と、その貯えられたデータ
すなわち「とばされた」データを列アドレス入力
データと比較するための比較器とを含む。各バツ
フア３８〜５０によるその比較の結果、アドレス
しようとした列に不良メモリセルが含まれている
ことが判明すると、左予備選択器１０６または右
予備選択器１０８を動作可能状態にする信号
またはをそれらのバツフアが発生する。たと
えば、バツフア３８，４８は，として示さ
れている信号を発生する。各出力は左予備選
択器１０６への入力を構成し、各出力は右予
備選択器１０８への入力を構成する。各バツフア
４０〜４６と５０の出力，（図示せず）も
予備選択器１０６，１０８へ同様に結合される。
後で詳しく説明するように、全ての出力が低
レベルの時は左予備選択器１０６が動作可能状態
にされ、左予備メモリセル列２２のメモリセルを
アクセスするための選択信号SEをリード１１０
に与える。また、動作可能化状態にされた予備選
択器１０６は、第２の列選択器６４，６８と７
２，７６を動作不能とするための信号をリード１
１２へ与える。

同様に、全ての出力が零であると右予備選
択器１０８が動作可能状態にされて、右予備メモ
リセル列２４のメモリセルをアクセスするための
選択信号SEをリード１１４へ与える。また、不
良メモリセル列からのデータが予備メモリセル列
からのデータを妨げることができないように、４
つの第２のメモリセル列を動作不能にする信号が
リード１１６へ与えられる。第２のメモリセル列
選択をそのように不可能にする理由は、列アドレ
ス・バツフア３８〜５０は出力，を発生す
るのとほとんど同時に出力Ａ，を発生するから
である。

後で詳しく説明するように、試験中に不良メモ
リセルまたはメモリセル列が左メモリ・アレイ１
０または右メモリ・アレイ１２内に配置されてい
る時だけ予備メモリセル列がアクセスされる。不
良メモリセルが見つからなければ、予備動作不能
化回路１１７が、チツプの試験中に独立したプロ
ーブ試験により発生される信号EC_RとEC_Lに応答
して、予備選択器１０６，１０８を永久に動作不
能にする。

ヒユーズおよび比較回路について詳しい説明を
続ける前に、左予備メモリセル列２２を左メモリ
セル・アレイ１０または右メモリセル・アレイ１
２のセル列に置き換えられることを指摘しておか
ねばならない。右予備列２４も同様にできる。

次に第２図を参照する。この図には列アドレ
ス・バツフア３８の機能ブロツク図が示されてい
る。バツフア４０〜４６も同様な構造である。バ
ツフア３８はヒユーズ回路１１８と、内部バツフ
ア１２０と、比較回路１２２とを含む。

ヒユーズ回路１１８は生じ得る２つの不良セル
列のアドレスを示すデータを含む。そのデータ
は、製作者によるチツプの試験中に回路１１８に
組込まれる。チツプ試験中に組込まれたデータを
貯えるために、リード１２４が列アドレス・デー
タを入力ピンＡ１から伝える。試験とデータの組
込みが終つた後は、リード１２４に現われるデー
タはいずれも何の作用も行わない。

別の一対のリード１２６，１２８が、不良であ
ることが試験中に判明したチツプ上のセル列のア
ドレス情報Ｆとを比較回路１２２へ伝える。

内部バツフア１２０が列アドレス・ビツトをピ
ンＡ１からリード１３０を介して受け、真Ａと補
数の列アドレス・データを左列デコーダ５６
と、右列デコーダ５８と、比較回路１２２とに与
える。

比較回路１２２は列アドレス・データＡ，を
リード１２６，１２８上に現われるヒユーズデー
タＦ，と比較する。バツフア１２０から受けた
列アドレス・データがヒユーズデータＦ，と一
致することを比較回路が検出すると、左予備セル
列または右予備セル列内のいずれのセルを、アク
セスが行われている不良セル列のセルと交換する
かに応じて、比較回路は低レベルの出力信号
またはを発生する。信号が低くなつたとす
ると、選択信号SEを左予備列２２へ与えるため
に、左予備選択器１０６が動作可能状態にされ
る。左予備選択器１０６は４つの第２の列選択器
の動作不能状態にするための動作不能化信号
SCDも発生する。信号低レベルになつたとす
ると、右予備選択器１０８が右予備列２４を選択
し、動作不能化信号SCD_Rにより４つの第２の列
選択器を動作不能にする。

各ヒユーズ回路１１８は一対のヒユーズ回路を
実際に含んでおり、各ヒユーズ回路は左メモリ・
アレイ１０または右メモリ・アレイ１２内のメモ
リセル列に関連するヒユーズ・データを貯えるこ
とを指摘せねばならない。

次に第３図を参照する。この図には列アドレ
ス・バツフア３８の詳しい回路図が示されてい
る。このバツフアの回路と同じ回路を列アドレ
ス・バツフア４０〜４６にも用いる。図示のよう
に、この列アドレス・バツフア３８は内部バツフ
ア１２０を含む。バツフア１２０は列アドレス・
ビツトを入力ピンＡ１から入力保護抵抗１３１と
入力保護トランジスタ１３１ａを介して受け、そ
の列アドレス・ビツトを真と補数の列アドレス・
データＡ，に変換する。それらのデータＡ，
は左と右の列デコーダ５６，５８へもちろん与え
られるとともに、リード１３４，１３６をそれぞ
れ介して左比較回路１３２へ与えられ、更にリー
ド１４０，１４２をそれぞれ介して右比較回路１
３８へ与えられる。比較回路１３２，１３８は第
２図に示されている比較回路１２２に対応する。

第３図には左ヒユーズ回路１４４と右ヒユーズ
回路１４６も示されている。それらの回路１４
４，１４６は第２図に示されているヒユーズ回路
１１８に対応する。まず左ヒユーズ回路１４４に
ついて説明する。このヒユーズ回路１４４はエン
ハンス形トランジスタ１４８，１５０で構成され
たフリツプフロツプと、デプリーシヨン形トラン
ジスタ１５２と、別のリードとして機能するため
に回路に結合されるヒユーズＦ１とを含む。ヒユ
ーズＦ１がとんだ時にフリツプフロツプが１つの
安定な永久状態となり、ヒユーズがとんでいない
時に第２の逆の永久状態となるようにヒユーズＦ
１とトランジスタ１５２は選択される。これは、
ヒユーズＦ１がとばない時にヒユーズＦ１のイン
ピーダンスをトランジスタ１５２のインピーダン
スよりはるかに低くすることにより、なるべく行
う。この目的のために、ヒユーズＦ１は幅が約２
ミクロンの細いポリシリコン片として作り、約
30mAの電流が流れた時にとぶように作られる。

したがつて、ヒユーズＦ１がとばない時は、ヒ
ユーズＦ１とトランジスタ１４８との接続点１５
４の電圧は、電源電圧V_ccが供給された時に、ト
ランジスタ１５０と１５２との接続点１５６の電
圧より高くなる。したがつて、トランジスタ１５
０は導通状態となり、そのために接続点１５６の
電圧が低くなるから、トランジスタ１４８は非導
通状態にされる。接続点１５４と１５６における
電圧はフリツプフロツプの出力を構成するもので
あつて、それぞれ記号FL，で表す。したがつ
て、ヒユーズＦ１がとんでいない時は、出力FL
が高レベル、出力が低レベルである。試験中
にヒユーズＦ１がとばなければ、出力FLとは
その状態を保つ。

ヒユーズ回路１４４の出力FL，はトランジ
スタ１５８，１６０へそれぞれ与えられる。図示
のように、トランジスタ１５８のゲートに出力
FLが与えられ、トランジスタ１６０のゲートへ
出力FLが与えられる。また、トランジスタ１５
８のソースへ補数の列アドレス・データがリー
ド１３４を介して与えられ、トランジスタ１６０
のソースに真の列アドレス・データＡがリード１
３６を介して与えられる。トランジスタ１５８，
１６０のドレインは互いに結合されて、不良セル
に対するアクセスが行われる時を示すために使用
する出力信号を発生する。

ヒユーズＦ１の状態と出力信号の状態に対
する制御は、接続点１５４をヒユーズとばしトラ
ンジスタ１６２のドレインへ結合することによつ
て行われる。トランジスタ１６２のソースは接地
され、ゲートは別のトランジスタ１６４のドレイ
ンへ結合される。トランジスタ１６４のソースは
入力保護抵抗１３１と入力保護トランジスタ１３
１ａを介してアドレス入力ピンＡ１へ結合され、
トランジスタ１６４のゲートはチツプのパツケー
ジの外部へピンとして引き出されないパツド１６
６へ結合される。いいかえれば、パツケージ前に
行われる試験中にのみパツド１６６をアクセスで
きる。

チツプの試験中に自動メモリ試験器１６８がパ
ツド１６６と、他の列アドレス・バツフア４０〜
５０内の対応するパツドへ結合される。（第２の
列アドレス・バツフア４８，５０は、それらが発
生する出力Ａ，が左と右の列デコーダではなく
て、第２の列選択器６４，６８，７２，７６へ与
えられることを除き、バツフア３８〜４６に類似
する。）プローブ試験中は入力はRAM（図示せ
ず）へ与えられ、そのRAMが動作しているかど
うかを決定するために、そのRAMの出力が検出
される。たとえば、自動メモリ試験器は、左また
は右のメモリ・アレイを試験するために、行アド
レス・ビツトと列アドレス・ビツトをRAMへ与
えることができる。そのセルが不良であることが
判明すると、第３図の記号ECL，ECRで示され
ているパツドのいずれかへ高レベル信号が与えら
れる。

不良セル列のアドレスに対応する高い論理レベ
ルと低い論理レベルの組合わせがプローブ試験中
にピンＡ１〜Ａ７へ与えられる。試験されている
セルの列アドレスがピンＡ１における高レベル信
号を求めると仮定する。その場合には、ピンＡ１
にある高レベル信号をトランジスタ１６２へ送る
ために、トランジスタ１６４はパツド１６６にお
ける高レベル信号ECLにより導通状態にされる。
したがつて、導通状態にされたトランジスタ１６
２は電源V_ccからヒユーズＦ１とトランジスタ１
６２を通つてアースへ至る電流路を形成する。そ
の電流路を流れる電流によりヒユーズＦ１がとば
される。したがつて、ヒユーズＦ１のインピーダ
ンスはトランジスタ１５２のインピーダンスより
はるかに高くなるから、接続点１５６における電
圧が高くなるからトランジスタ１４８が導通状態
となり、接続点１５４における電圧が低くなる。
そのために出力FLが低くされ、出力が高くさ
れる。このように、出力が高レベル、出力FL
が低レベルであることはヒユーズＦ１がとんだこ
とを意味する。ヒユーズＦ１がとばない時はこれ
とは逆の状態が常に存在する。しかし、ヒユーズ
Ｆ１がとばされれば、出力FL，は状態を変え
ることができないことに注意すべきである。試験
後はパツド１６６はトランジスタ１６４を導通状
態にするための高レベル信号を再び受けることは
ない。したがつて、試験が終わると、試験中に信
号FL，が得た状態に信号FL，は凍結され
る。

試験後のRAMの正常な動作中に、内部バツフ
ア１２０により発生された各信号、すなわち列ア
ドレス・データＡ，がヒユーズデータFL，
と比較されて、列アドレス・データＡ，により
示されているアドレスが、不良のセル列中のセル
のアドレスに一致するかどうかを決定する。

以上説明した構成の結果として、ヒユーズとば
しトランジスタ１６２はヒユーズとばし電流をメ
モリ・アドレス入力端子ではなくてアースへ導
く。そのために、入力ピンＡ１に結合されている
試験器はヒユーズとばし電流をとり扱うことがで
きる必要はない。また、入力保護のための抵抗１
３１と１３１ａにより、電圧スパイクが入力ピン
Ａ１からトランジスタ１６４へ結合されることが
阻止され、そのためにトランジスタ１６４が保護
されると同時に、バツフア１２０の入力保護も行
われる。

次に比較回路１３２について詳しく説明する。
この比較回路１３２の図に示されている好適な構
造は、ソースに真のアドレス・データＡを受け、
ゲートに真のヒユーズ・データを受けるトラ
ンジスタと、ソースに補数アドレス・データを
受け、ゲートに補数ヒユーズ・データを受け
るトランジスタを受ける。そこで、ヒユーズＦ１
がとばされて、バツフア３８が入力ピンＡ１に高
レベルの列アドレス・ビツトを受けると、列アド
レス・データＡが高レベルとなり、列アドレス・
タイミングが低レベルとなり、ヒユーズ・デー
タが高レベルとなり、ヒユーズ・データFLが
低レベルとなる。したがつて、トランジスタ１６
０が非導通状態にされ、トランジスタ１５８が導
通状態にされて低レベルの列アドレス・データ
がトランジスタ１５８のドレインに現われる。そ
のために出力信号が低レベルとなつて、与え
られた列アドレスが不良メモリセルを有する列の
アドレスであることを示す。

信号を低レベルにするためにはヒユーズＦ
１をとばす必要がないことに注意すべきである。
たとえば、チツプの試験中に不良メモリセルが見
つかり、信号ECLが高レベルとなり、ピンＡ１
における入力が低レベルであつたとすると、ヒユ
ーズＦ１はとばされない。しかし、試験が終つて
からピンＡ１における入力が低レベルになつたと
すると、トランジスタ１６０がそのゲートに高レ
ベルの信号FLを受け、そのソースに高レベルの
信号Ａを受けるから、信号は低レベルにされ
る。したがつて、低レベルの信号Ａが出力端子へ
与えられる。このように、図示の回路装置は、あ
る特定の不良メモリセルのアドレスビツトが入力
ピンＡ１において高レベルであるか、低レベルで
あるかとは無関係に、その不良メモリセルが正し
く識別する。

列アドレス・バツフア４０〜５０はに対応
する出力も発生することがわかるであろう。しか
し、与えられる列アドレス情報が、不良セルの含
まれているメモリ・セルをアクセスするものであ
ることを示すのは、そのような出力の７個全
部が低レベルである時だけである。列アドレス・
バツフアからの低レベルの出力の数が７個よ
り少ければ、予備列が選択されることはない。

ここで第３図の下の方を調べると、右ヒユーズ
回路１４６と右比較回路１３８が、それぞれ左ヒ
ユーズ回路１４４および左比較回路と同様に作ら
れていることがわかる。プローブ試験により、別
のメモリセル列に別の不良セルが見つかると、高
レベル信号ECRを内部パツドから受けるために
トランジスタ１７０が含まれる。ピンＡ１におけ
る高い論理レベルが不良メモリセルの列アドレス
に対応すると、ピンＡ１は高レベルにさせられ
る。信号ECRも高レベルにされ、そのためにト
ランジスタ１７０が導通状態となつて、ピンＡ１
に存在する高レベル入力は別のトランジスタ１７
４のゲートへ与えられる。そのためにこのトラン
ジスタ１７４は導通状態となつて、電源V_ccから
ヒユーズＦ２とトランジスタ１７４を通つてアー
スへ至る電流路を完結する。そのためにヒユーズ
Ｆ２がとばされて出力，FRがそれぞれ高レベ
ル、低レベルに駆動される。

ピンＰ１に受けたアドレス・ビツトが不良セル
のアドレスを構成すると、比較回路１３８が低レ
ベルの出力信号を常に発生するように、比較
回路１３８は比較回路１３２と同様に動作する。

試験が終つてから、ピンＡ１が高レベルのビツ
トを受けるたびに、ヒユーズＦ１，Ｆ２が以前に
とばされておれば、出力信号とはともに低
レベルにされることに注意されたい。もちろん、
ヒユーズＦ１だけがとばされていたとすると、出
力信号だけが低レベルにされる。

与えられるメモリ・アドレス情報と比較するた
めにデータFL，を連続して得ることができる
ように、データFL，が発生されることに注意
すべきである。いいかえれば、与えられるメモ
リ・アドレス情報との比較を直ちに行えて、読出
しと書込みの動作に必要な時間を短縮できるよう
に、データFL，は同期されないで（すなわ
ち、クロツク制御されないで）発生される。

次に第４図を参照する。この図には左予備選択
器１０６の詳細な回路図が示されている。この回
路は７つの列アドレス・バツフアから７つの入力
CLを受け、予備動作不能化回路１１７（第１図）
から信号F_DISLを受ける。１つかそれ以上の入力
CLが高レベルであることはアドレスされている
セルが不良でないことを示す。そうすると、予備
選択器がリード１７６へ与える出力信号SEを低
レベルにして左予備メモリセル列２２を動作不能
にするとともに、リード１７８へ与える出力
SCD_Lを抵レベルにする。出力SCD_Lは第２の列選
択器（第１図）へ与えられて、その第２の列選択
器が正常に動作できるようにする。不良セルがな
いことが試験により判明すると、信号SEとSCD
を永久に低レベル状態に維持するように、予備動
作不能化回路１１７は信号F_DISELを永久に低レベ
ル状態にする。

更に詳しくいえば、７つの信号が対応する
７個のトランジスタ１８０〜１９２のゲートへ与
えられ、トランジスタ１９４のゲートへ信号
F_DISLが与えられる。トランジスタ１８０〜１９
４のドレインは回路点１９６へ結合される。この
回路１９６の電圧レベルはトランジスタ１９８〜
２１２とコンデンサ２１４で構成されているブー
トストラツプ回路によつて検出される。

チツプの試験の結果、少くとも１つのメモリセ
ルが不良であることが判明すると、信号F_DISLが
低レベルにされるからトランジスタ１９４が非導
通状態にされる。不良セルに対応する７ビツトの
列アドレスが受けられたとすると、全ての入力
CLが低レベルになつてトランジスタ１８０〜１
９２を非導通状態にする。したがつて、電源V_cc
からトランジスタ２００，２０４と回路点１９６
を通つてアースへ至る電流路は存在しなくなる。
そのために回路点１９６における電位が上昇して
トランジスタ２０８が導通状態にされるから、ト
ランジスタ２０８のドレイン（回路点２１６）に
おける電圧が低くなつて、トランジスタ２０４，
２１０が非導通状態にされ、トランジスタ２０４
のドレイン（回路点２１８）における電圧が高く
なる。したがつて、トランジスタ２１２が導通状
態となつてリード１７６における信号SEのレベ
ルが上昇する。また、リード１７８における電圧
SCDも上昇し、その電圧上昇はコンデンサ２１
４を介して回路点２２０へ結合される。デプリー
シヨン型トランジスタ２００が回路点２２０にお
ける電圧上昇を回路点２１８へ伝えるから、トラ
ンジスタ２１２はより深く導通状態にされる。

この再生サイクルは、電源V_ccの電圧が５ボル
トである場合には、信号SCDが５ボルトまで上
昇し、信号SEが７ボルトへブートストラツプさ
れるまで継続される。したがつて、高レベル信号
SEは左予備メモリセル列を動作可能状態にし、
高レベル信号SCDは第２の列選択器を動作不能
状態にする。もちろん、入力のいずれか１つ、
またはそれより多くが高レベルであると、回路点
１９６がアースレベルまで低下させられるから、
信号SE，SCDは低レベルにされる。後の場合に
は予備メモリセル列選択は行われない。

ブートストラツプ回路はトランジスタ２２２，
２２４とコンデンサ２２６で構成されるチヤージ
ポンプも含む。チツプが能動モードにある時は、
チツプ選択信号CSがトランジスタ２２２を導通
状態にする。V_bb発生器１００から発生された
5MHzの方形波パルスφWがコンデンサ２２６へ
与えられる。このような構成により小さな電流が
トランジスタ２２４により回路点２２０へ周期的
に与えられて、回路点２２０を、必要があれば、
無期限に高電圧レベルに保つ。

右予備選択器１０８（第１図）は、第４図に示
されている入力の代りに、列アドレス・バツ
フア３８〜５０により発生された信号が用い
られることを除き、第４図に示されている左予備
選択器と同様に構成できる。また、信号F_DISLの
代りにF_DISRを用いることもできる。

前記したように、各予備列選択器１０６，１０
８は、予備メモリセル列を選択する時に、予備列
動作可能化信号を発生し、それと同時に４つの第
２列選択器の動作を不能状態にするために動作不
能化信号SCD_LとSCD_Rを発生する。第５図は第２
の列選択器の一例と、それを動作不能状態にする
やり方を示すものである。

第５図に示されているように、第２の列選択器
はトランジスタ２２８〜２４４とコンデンサ２４
６を含む。これらの回路素子は第４図に示されて
いるような種類のブートストラツプ回路として相
互に接続される。回路点２５４を必要な時間だけ
高レベル状態に保つために、トランジスタ２４
８，２５０とコンデンサ２５２で構成されたチヤ
ージポンプを含むことができる。

回路点２５６には第２の列アドレス・バツフア
４８，５０（第１図）から列アドレス入力を受け
るための一対のトランジスタ２５８，２６０が含
まれる。別のトランジスタ対２６２，２６４も回
路点２５６に結合されて、左予備選択器１０６と
右予備選択器１０８によりそれぞれ発生された動
作不能化信号SCD_LとSCD_Rを受ける。それらの信
号SCD_LとSCD_Rがともに低レベルであると、図示
の第２の列選択器が動作可能状態にされて、トラ
ンジスタ２５８，２６０により受けられた列アド
レス入力が低レベルの時に、出力端子２６６に高
レベル信号を発生する。後でもつと詳しく説明す
るように、出力端子２６６に与えられた高レベル
信号により一対のデータ線選択トランジスタが導
通状態にされて、第１図に示されているデータ線
対６６のような一対のデータ線を結合する。

動作不能化信号SCD_LとSCD_Rのいずれかが高レ
ベルになると、回路点２５６は低レベルにされ
る。したがつて、回路点２６６は低レベル状態に
されて、前記データ線選択トランジスタを非導通
状態にする。

第２の各列選択器６４，６８，７２，７６はな
るべく第５図に示されているような構成にする。
また、左と右の列デコーダ５６，５８はそれぞれ
32個のデコーダを含むことができる。個々のデコ
ーダが第５図の回路点２５６に対応する回路点に
列アドレス・データだけを含むことを除き、それ
らのデコーダは通常の構成とすることもできれ
ば、第５図に示されているような構成とすること
もできる。

次に第６図を参照する。この図には左と右の列
デコーダ５６，５８と、第２の列選択器６４，６
８，７２，７６と、左と右の予備選択器とがある
特定のメモリセル列を選択する方法の詳細が示さ
れている。図には左メモリ・アレイ１０に関連す
るメモリセル２６８の列Ａ，Ｂが示されている。
実際には左メモリ・アレイ１０はそれぞれ128個
のメモリセルを含むメモリセル列を64列含んでい
る。各メモリセル２６８はフリツプフロツプを構
成するように相互に接続される一対のトランジス
タと一対のポリシリコン抵抗とより成る。

メモリセル列Ｃ，Ｄは右メモリ・アレイ１２に
関連する64のメモリセル列のうちの２つである。
メモリセル列Ｅ，Ｆは第１図の示されている左予
備メモリセル列２２と右予備メモリセル列２４に
それぞれ対応する。

まずメモリセル列Ａ，Ｂについて説明する。各
メモリセル列Ａ，Ｂは一対のビツト線６０ａ，６
０ｂを含む。ビツト線６０ａはメモリセル列Ａの
各メモリセル２６８とトランジスタ２７０，２７
２へ結合され、ビツト線６０ｂはメモリセル列Ｂ
の各メモリセルとトランジスタ２７４，２７６へ
結合される。トランジスタ２７０〜２７６のゲー
トは共通の端子２７８へ結合されて、左列デコー
ダ５６から高レベル選択信号を受ける。その信号
が発生されると、トランジスタ２７０〜２７６が
導通状態にされて、ビツト線６０ａ，６０ｂ上の
データをデータ線６６，７０へ結合させる。同様
にして、右列デコーダ５８から端子２８０へ選択
信号が与えられると、メモリセル列Ｃ，Ｄ内のビ
ツト線６２ａ，６２ｂがデータ線７４，７８へそ
れぞれ結合される。

４列のメモリセル列から受けられるデータを１
列のメモリセル列からのデータへ減少させるため
に、各データ線６６，７０，７４，７８はそれ自
身の選択トランジスタを含む。それらのトランジ
スタは第２の列選択器６４，７２，７６（第１
図）からの高レベル信号により導通状態にされ
る。とくに、データ線６６は図示のようにトラン
ジスタ２８２，２８４へ結合される。それらのト
ランジスタ２８２，２８４のゲートは端子２６６
へ結合される。データ線７０，７４，７８はトラ
ンジスタ２９２，３００，３０２をそれぞれ介し
て端子２８６，２８８，２９０へそれぞれ結合さ
れる。

RAMにより受けられる列アドレスに応じて、
第２の列選択器６４，６８，７２，７６（第１
図）の１つが高レベルの信号を端子２６６，２８
６，２８８，２９０の１つへ与え、それによりデ
ータ線対の一方をデータバス８４へ結合させて、
選択されたメモリセルからデータを読出し、また
選択されたメモリセルへデータを書込ませる。

第６図には語（行選択）線が示されていないが
実際には、データバス８４へ結合するために適切
なメモリセルを選択するために語線が含まれるこ
とがわかるであろう。

各メモリセル列Ｅ，Ｆはメモリセル２６６を含
む。メモリセル列Ｅ内のメモリセルをアクセスす
るために、左予備選択器１０６（第１，４図）は
その出力端子に高レベル信号SEを発生して、そ
の信号を端子３０８を介してトランジスタ３０
４，３０６へ与える。そのためにトランジスタ３
０６，３０４が導通状態にされて、メモリセル列
Ｅ内のメモリセルをデータバス８４へ結合させ
る。

右予備メモリセル列は、右予備選択器１０８に
より発生されて端子３１４を介して一対のトラン
ジスタ３１０，３１２へ与えられる別の高レベル
信号によりアクセスされる。したがつて、トラン
ジスタ３１０，３１２が導通状態になると、メモ
リセル列Ｆ内のメモリセルがデータバス８４へ結
合される。

データバス８４は別の５個のトランジスタ３１
６，３１８，３２０，３２２，３２４へも結合さ
れる。トランジスタ３１６，３１８のソースはバ
ス８４のいずれかの側へ結合され、ゲートへは端
子３２６，３２８から信号が与えられる。そのた
めにトランジスタ３２６，３２８はRAMの読出
しモード中に導通状態にされて、電源電圧V_ccよ
り低い２つのしきい値までバス８４上の電圧が負
となることを制限する。RAMが書込みモードに
ある時はトランジスタ３１６，３１８は非導通状
態にされる。

トランジスタ３２０，３２２のソースはデータ
バスへ結合され、ゲートはドレインへ結合され
て、データバス上の電位が電源電圧V_ccより低い
しきい値電圧V_tより高い電圧まで低下した時に、
トランジスタ３２０，３２２が導通状態になつ
て、データバス上の電圧が負へ振れる大きさを小
さくする。データ線対６６，７０，７４，７８
は、上記の機能を行うために、トランジスタ３１
６，３１８，３２０，３２２に類似する素子も有
することができる。

トランジスタ３２４のドレインはデータバスの
一方の側へ結合され、ソースはデータバスの他方
の側へ結合される。米国特許出願第164283号に記
述されているようにして、トランジスタ３２４の
ゲートへはクロツク発振器２８（第１図）により
発生された信号EQが与えられてデータバスを短
絡してデータバスの両側を平衡させる。

トランジスタ３３０，３３２，３３４，３３６
が結合されているデータ線を平衡させるように信
号EQを受けるために、データ線対６６，７０，
７４，７８もトランジスタ３３０，３３２，３３
４，４４６を含む。

各メモリセル列Ａ〜Ｆの上端部は、各メモリセ
ル列に関連するビツト線を平衡させ、プレチヤー
ジするために３個のトランジスタへ結合させるこ
とができる。たとえば、メモリセル列Ｂのビツト
線６０ｂは、信号EQに応じてビツト線６０ｂを
互いに短絡させるためにトランジスタ３３８を結
合でき、かつ同じ信号EQに応じてプレチヤージ
されるためにトランジスタ３４０，３４２に結合
できる。他のメモリセル列も平衡機能とプレチヤ
ージ機能を行うために自身のトランジスタへ同様
に接続される。

また、メモリセル列Ｂの上端部へは、それから
電荷の洩れを補償するためにビツト線へ小電荷を
与える「キーパー」として機能する一対のトラン
ジスタ３４４，３４６が結合される。メモリセル
列ＡとＣ〜Ｆも同様なキーパーを含む。

前記したように、不良メモリセルがないことが
試験により判明すると、予備選択器１０６，１０
８はなるべく永久に動作不能状態にする。第７図
に詳しく示されているように、予備選択器動作不
能化回路１１７がこの機能を行う。

第７図に示されているように、予備選択器動作
不能回路１１７は同一の回路１１７Ｌと１１７Ｒ
を含む。試験中に不良メモリセルが見つからなか
つた時に、左予備選択器１０６の動作を不能にす
る高レベル信号F_DISLを回路１１７Ｌが発生する。
同様に、不良メモリセルが見つからなかつた時
に、右予備選択器１０８の動作を不能にする高レ
ベル信号F_DISRの回路１１７Ｒが発生する。

回路１１７ＬはヒユーズＦ３と、エンハンス形
トランジスタ３４８，３５０，３５２と、デプリ
ーシヨン形トランジスタ３５４と、ポリシリコン
抵抗３５６とを含む。トランジスタ３４８のゲー
トと抵抗３５８の非接地端子は、プローブ試験中
に不良メモリセルが見つかつた時に高レベル信号
を受ける内部パツドECLへ結合される。

ヒユーズＦ３かとばされない時のインピーダン
スがトランジスタ３５４のインピーダンスよりも
はるかに低いように、ヒユーズＦ３はポリシリコ
ン材料が作られる。したがつて、トランジスタ３
５０〜３５４とヒユーズＦ３で構成されているフ
リツプフロツプ回路が試験前にパワーアツプされ
て、回路点３５８が高レベルとなり、回路点３６
０が低レベルとなるようにする。したがつて、信
号F_DISLも高レベルとなる。

プローブ試験中に不良メモリセルが見つかつた
とすると、内部パツドECLへ高レベルの信号が
与えられてトランジスタ３４８を導通状態にす
る。したがつて、電源V_ccからヒユーズＦ３とト
ランジスタ３４８を経てアースへ至る電流路が形
成される。そのために流れる動流によりヒユーズ
Ｆ３がとばされるから、フリツプフロツプは状態
を変える。

そうすると回路点３５８が低レベルに引き下げ
られてトランジスタ３５２を非導通状態にして、
回路点３６０を高レベルに引き上げる。そのため
にトランジスタ３５０が導通状態となつて信号
F_DISLが低レベルにされる。

第４図に示すように、低レベルの信号F_DISLに
よりトランジスタ１９４は非導通状態にされるか
ら回路点１９６は高レベルとなり、そのために左
予備選択器が動作可能状態にされる。もちろん、
ヒユーズＦ３がとばされているために、信号
F_DISLは低レベルのままであるから、第３図に示
されている比較回路から与えられる信号によ
り左予備選択器は動作可能状態にされる。

プローブ試験で不良メモリセルが見つからなけ
れば、信号F_DISLは高レベル状態を保つてトラン
ジスタ１９４を永久に導通状態に保ち、左予備選
択器を永久に動作不能状態にする。

チツプの正常な動作中は回路１１７Ｌの状態が
乱されないようにするために、ポリシリコン抵抗
３５０が内部パツドECLを接地して、そのECL
にたまることがある電荷でトランジスタ３４８が
導通状態にされないようにする。

回路１１７Ｒは回路１１７Ｌと同一の構成であ
つて、ヒユーズＦ４を含む。この回路１１７Ｒに
ついては内部パツドECLに高レベルの信号が与
えられた時にヒユーズＦ４がとんで、回路１１７
Ｒが低レベルの信号F_DISLを発生すると述べるだ
けで十分である。したがつて、右予備選択器１０
７が動作可能状態にされる。内部パツドECRが
高レベル状態にされないとすると、ヒユーズＦ４
はとばされないから信号F_DISRは高レベルのまま
で、右予備選択器１０８を永久に動作可能状態に
する。

以上説明した冗長技術は、チツプ試験中に自動
的かつ電気的にとばされるヒユーズ回路を用いる
ことにより、レーザを用いる必要をなくすもので
ある。更に、冗長性を持たせるために採用される
回路は比較的簡単で、それを形成するのにチツプ
全面積の約２％しか必要としない。

本発明の別の利点は、チツプの電力消費量の増
大量が８ミリワツト以下で、チツプの歩留りが少
くとも２倍であると考えられることである。

本発明の更に別の利点は、隣接する一対のメモ
リセル列の共通の境界で生じる欠陥を、その一対
の隣接メモリセル列のための一対の予備メモリセ
ル列で置き換えることにより修理でき、前記予備
メモリセル列はチツプ上のどこにでも配置できる
ことである。もちろん、不良メモリ行の代りに予
備メモリ行で置き換えることもできる。すなわ
ち、どのような種類の不良メモリ・アレイ（行ま
たは列）も本発明の冗長技術により修理できる。

【図面の簡単な説明】

第１図は本発明を用いている16KRAMの一例
のアーキテクチヤを示すブロツク図、第２図は不
良メモリセルをどのようにして識別、かつその不
良メモリセルを予備メモリセルとどのようにして
交換するかを機能的に示すブロツク図、第３図は
第２図に示されているヒユーズ回路と、比較回路
およびバツフア回路を示すブロツク図、第４図は
第１図の左予備選択回路の回路図、第５図は第１
図に示されている第２の列選択器の１つの回路
図、第６図は主メモリアレイと予備メモリセル列
のためのメモリ・アクセス回路の詳細を示すブロ
ツク回路図、第７図は第１図の予備動作不能化回
路の回路図である。 １０，１２……メモリセル・アレイ、２２，２
４，２６８……予備メモリセル、３８〜５０……
列アドレス・バツフア、６４，６８，７２，７６
……メモリセル列選択要素、１０６，１０８……
選択器、１１７……予備動作不能化回路、１３
１，１３１ａ……入力保護回路、１３２，１３８
……比較回路、１４４，１４６……ヒユーズ回
路、１６６，１７２……内部パツド。

Claims (1)

1. 【特許請求の範囲】 １ 不良であることがわかつたメモリセルを予備
   のメモリセルで置き換えるために冗長度を有す
   る、メモリセル・アレイ１０，１２を備えた MOSメモリチツプであつて、複数の予備メモ
   リセル２２，２４と、チツプのプローブ試験中に
   発生される信号に応答して、不良メモリセルのア
   ドレスの電気的指示を永久に貯えてそれを連続的
   に供給するオンチツプ・アドレス制御手段３８〜
   ５０と、試験後に受けた入来メモリ・アドレス情
   報を前記不良メモリセルの貯えられたアドレスと
   比較し、不良メモリセルのアドレスに対応するメ
   モリ・アドレス情報を受けたことを示し制御信号
   を発生する比較手段と、前記制御信号に応答して
   予備メモリセルを電気的にアクセスし、不良メモ
   リセルが存在しないことがプローブ試験により判
   明した時に、永久に動作不能状態にされる選択手
   段１０６，１０８とを備えた、冗長度を有するメ
   モリチツプ。 ２ 特許請求の範囲第１項に記載の冗長度を有す
   るメモリチツプであて、前記アドレス制御手段３
   ８〜５０は、不良メモリセルのアドレスを示す情
   報を発生するために、少なくとも１つの不良メモ
   リセルを特定するプローブ試験に応じて電気的に
   とばされるヒユーズＦ１，Ｆ２を含んでいる、冗
   長度を有するメモリチツプ。 ３ 特許請求の範囲第２項に記載の冗長度を有す
   るメモリチツプであつて、前記比較手段は前記不
   良メモリセルのアドレス情報を入来メモリセルの
   アドレスと比較する、冗長度を有するメモリチツ
   プ。 ４ 特許請求の範囲第２項記載の冗長度を有する
   メモリチツプであつて、前記アドレス制御手段３
   ８〜５０は、アースとヒユーズＦ１，Ｆ２の間に
   接続されてヒユーズをとばす電流をヒユーズを通
   じてアースまで流すために動作状態にさせられる
   ヒユーズとばしトランジスタ１６２，１７４を含
   むと共に、それとは別のトランジスタ１６４，１
   ７０が更に設けられ、それらのトランジスタ１６
   ４，１７０のゲートはプローブ試験中に発生され
   た信号を受ける、そのソースは前記ヒユーズとば
   しトランジスタ１６２，１７４を導通状態にし
   て、ヒユーズをとばす電流をメモリ・アドレス入
   力ピンではなくてアースへ流させるために、メモ
   リ・アドレス情報をメモリ・アドレス入力ピンＡ
   １〜Ａ７から受ける、冗長度を有するメモリチツ
   プ。 ５ 特許請求の範囲第２項に記載の冗長度を有す
   るメモリチツプであつて、アドレス情報をメモリ
   セルへ伝えるために入力ピンＡ１〜Ａ７が設けら
   れ、それらの入力ピンＡ１〜Ａ７と前記アドレス
   制御手段３８，５０の間に入力保護回路１３１，
   １３１ａが接続されている、冗長度を有するメモ
   リチツプ。 ６ 特許請求の範囲第２項に記載の冗長度を有す
   るメモリチツプであつて、前記アドレス制御手段
   ３８〜５０は複数の双安定フリツプフロツプ１４
   ４，１４６を含み、とばされたヒユーズがそれに
   組合わされているフリツプフロツプを第１の永久
   的な状態に駆動し、とばされないヒユーズがそれ
   に組合わされているフリツプフロツプを第２の永
   久的な状態に保つように、各フリツプフロツプの
   状態は前記ヒユーズＦ１，Ｆ２の１つにより制御
   される、冗長度を有するメモリチツプ。 ７ 特許請求の範囲第６項に記載冗長度を有する
   メモリチツプであつて、各フリツプフロツプ１４
   ４，１４６は相互に接続された一対のエンハンス
   型トランジスタ１４８，１５０を含み、それらの
   トランジスタの一方１５０は負荷のためのデプリ
   ーシヨン型トランジスタ１５２を有し、前記トラ
   ンジスタの他方１４８は負荷のためのヒユーズＦ
   １，Ｆ２を有し，ヒユーズのとばされない時のイ
   ンピーダンスがデプリーシヨン型トランジスタ１
   ５２のインピーダンスよりはるかに低いようにそ
   れらのヒユーズが選択されている、冗長度を有す
   るメモリチツプ。 ８ 特許請求の範囲第７項に記載の冗長度を有す
   るメモリチツプであつて、各ヒユーズＦ１，Ｆ２
   がポリシリコン材料で作られている、冗長度を有
   するメモリチツプ。 ９ 特許請求の範囲第１項に記載の冗長度を有す
   るメモリチツプであつて、予備を不能状態にする
   回路１１７が設けられ、この回路は、プローブ試
   験により不良メモリセルがないことが判明したこ
   とに応答して、前記選択手段１０６，１０８の動
   作を不能にする、冗長度を有するメモリチツプ。 １０ 特許請求の範囲第９項に記載の冗長度を有
   するメモリチツプであつて、予備を不能状態にす
   る回路１１７は、電気的にとばされて前記選択手
   段１０６，１０８を永久的に動作可能状態にする
   ヒユーズＦ３，Ｆ４を含んでいる、冗長度を有す
   るメモリチツプ。 １１ 特許請求の範囲第１０項に記載の冗長度を
   有するメモリチツプであつて、予備を不能状態に
   する回路１１７はフリツプフロツプＦ３，３５
   ４，３５０，３５２を含み、それらのフリツプフ
   ロツプの状態は、とばされたヒユーズがフリツプ
   フロツプを第１の状態へ永久に駆動して前記選択
   状態１０６を永久に動作可能状態にし、とばされ
   ていないヒユーズがフリツプフロツプを第２の状
   態へ永久に駆動して前記選択手段を永久に動作不
   能状態にする、冗長度を有するメモリチツプ。 １２ 特許請求の範囲第１１項に記載の冗長度を
   有するメモリチツプであつて、予備を不能状態に
   する前記回路は相互に接続された一対のエンハン
   ス型トランジスタ３５０，３５２を含み、それら
   のトランジスタの一方３５２は負荷のためのデプ
   リーシヨン型トランジスタ３５４を含み、他方の
   トランジスタ３５０は負荷のためのヒユーズＦ３
   を含み、そのヒユーズのとばされない状態のイン
   ピーダンスがデプリーシヨン型トランジスタのイ
   ンピーダンスよりもはるかに低いように、前記ヒ
   ユーズＦ３は選択されている、冗長度を有するメ
   モリチツプ。 １３ 特許請求の範囲第１項に記載の冗長度を有
   するメモリチツプであつて、予備のメモリセルは
   一対のメモリセル列２２，２４の形で含まれ、更
   に複数の列アドレス・バツフア１２０と、それら
   の列アドレス・バツフアにより発生された列アド
   レスデータに応じてセルアレイ１０，１２をアク
   セスするための主選択手段６４，６８，７２，７
   ６とを含み、前記各列アドレス・バツフアは、メ
   モリの外部で発生された列アドレスのビツト情報
   を受けて、列アドレス・データの対応するビツト
   情報を発生し、前記選択手段１０６，１０８は制
   御信号に応答して前記主選択手段を動作不能状態
   にして、不良セルを有するメモリセル列を予備の
   メモリセルで置き換える、冗長度を有するメモリ
   チツプ。 １４ 特許請求の範囲第１３項に記載の冗長度を
   有するメモリチツプであつて、主セルアレイ中に
   少なくとも１つの不良セルが存在していることを
   示す信号をプローブ試験中に受けるための一対の
   内部パツド１６６，１７２が設けられ、前記アド
   レス制御手段３８〜５０は、各列アドレス・バツ
   フア１２０に組合わされる第１と第２のヒユーズ
   回路１４４，１４６と比較回路１３２，１３８を
   含み、各ヒユーズ回路１４４，１４６はフリツプ
   フロツプＦ１，１５２，１４８，１５０を含み、
   不良メモリセルの位置が試験プローブによつて特
   定された時にヒユーズがとばされるように、前記
   フリツプフロツプの状態は内部パツド１６６に接
   続されているヒユーズＦ１により制御されて、フ
   リツプフロツプはとばされたヒユーズを示す状態
   へ永久に駆動され、前記各比較回路１３２，１３
   ８はそれに組合わされているヒユーズ回路１４
   ４，１４６と列アドレス・バツフア１２０との出
   力端子に接続されて、受けた列アドレス・ビツト
   が不良メモリセルのアドレスの一部を構成するこ
   とを示す信号を発生する、冗長度を有するメモリ
   チツプ。 １５ 特許請求の範囲第１４項に記載の冗長度を
   有するメモリチツプであつて、前記選択手段１０
   ６，１０８は、前記比較回路１３２，１３８の信
   号出力に応答して前記予備メモリセル列２２，２
   ４の一方をアクセスし、かつ前記主選択手段６
   ４，６８，７２，７６を動作不能とする第１と第
   ２の予備選択回路と、前記パツド１６６，１７２
   と前記予備選択回路に接続される予備動作不能化
   回路１１７とを含み、この回路１１７はフリツプ
   フロツプＦ３，３５４，３５０，３５２を含み、
   前記予備選択回路を永久に動作可能状態にするた
   めにとばされたヒユーズがフリツプフロツプを第
   １の状態へ永久に駆動し、かつ前記予備選択回路
   を永久に動作不能状態にするためにとばされてい
   ないヒユーズがフリツプフロツプを第２の状態を
   永久に駆動するように、フリツプフロツプの状態
   がヒユーズＦ３により制御される、冗長度を有す
   るメモリチツプ。 １６ 特許請求の範囲第１５項に記載の冗長度を
   有するメモリチツプであつて、前記各アドレス・
   バツフア１２０は列アドレス・データの真のビツ
   トと補数ビツトを発生し、前記各ヒユーズ回路１
   ４４，１４６は真のヒユーズ出力データと補数出
   力データを発生し、前記各比較回路１３２，１３
   ８は第１のトランジスタ１６０と第２のトランジ
   スタ１５８を含み、第１のトランジスタ１６０は
   そのソースに補数列アドレス・データを受け、ゲ
   ートに真のヒユーズ出力データを受け、第２のト
   ランジスタ１５８はそのソースに真の列アドレ
   ス・データを受け、ゲートに補数ヒユーズデータ
   を受け、第１と第２のトランジスタ１５８，１６
   ０のドレンは共通の出力端子に接続されている、
   冗長度を有するメモリチツプ。 １７ 特許請求の範囲第１項に記載の冗長度を有
   するメモリチツプであつて、予備メモリセル２６
   ８は複数の予備メモリセル・アレイとして含ま
   れ、前記選択手段１０６，１０８は制御信号に応
   答して、チツプ上のいずれかにある一対の不良メ
   モリセル・アレイを少なくとも２つの予備メモリ
   セル・アレイで置き換えることにより、一対の隣
   接メモリセル・アレイの共通の境界に発生した欠
   陥を修正する、冗長度を有するメモリチツプ。 １８ 不良であることがわかつたメモリセルを予
   備のメモリセルで置き換えるために冗長度を有す
   る、メモリセル・アレイ１０，１２を備えた
   MOSメモリチツプであつて、複数の予備メモリ
   セル２２，２４と、不良メモリセルのアドレスを
   示す情報を発生するために少なくとも１つの不良
   メモリセルを特定するチツプのプローブ試験に応
   じて電気的にとばされるヒユーズＦ１，Ｆ２を含
   むと共に、とばされたヒユーズがそれに組合わさ
   れているフリツプフロツプを第１の永久的な状態
   に駆動し、とばされないヒユーズがそれに組合わ
   されているフリツプフロツプを第２の永久的な状
   態に保つように、前記ヒユーズＦ１，Ｆ２の１つ
   により各フリツプフロツプの状態が制御される複
   数の双安定フリツプフロツプ１４４，１４６とを
   含んでいるオンチツプ・アドレス制御手段３８〜
   ５０と、試験後に受けた入来メモリ・アドレス情
   報を前記不良メモリセルの貯えられたアドレスと
   比較し、不良メモリセルのアドレスに対応するメ
   モリ・アドレス情報を受けたことを示す制御信号
   を発生する比較手段と、前記制御信号に応答して
   予備メモリセルを電気的にアクセスし、前記不良
   メモリセルに対するアクセスを禁止する選択手段
   １０６，１０８とを備えた、冗長度を有するメモ
   リチツプ。