JPS62290000A - 補修されたメモリ素子を検出する方法、メモリ素子および補修検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 関連の同時係属中の出願へのクロスリファレンスこの出
願に特に関心のある関連した同時係属中の出願はＡ。タ
ム（Ａ、Ｔａｍ）らのために１９８６年２月２８０に出
願された、［試験能力を備えたタグバッフ７’Ｊ　　（
”ＴａｇＢｕＮｅｒｗｌｔｈ　　７ｅｓｔｉｎｇＣａｔ
）ａｂｉｌｉｔＶ″）と題された米国特許出願連続番号
筒８３５，０７８号であり、これはこの出願の譲受人に
譲り受けられた。

発明の背景 発明の分野 この発明は一般に半導体メモリ素子に関し、特に欠陥の
ある初めのメモリセルと置換わることができる冗長のメ
モリセルを有する半導体メモリ素子に関する。

関連技術の説明 半導体メモリ素子のための通例のアー↑デクチャは方形
のマトリクスに配置された個別のメモリセル（その各々
は１つまたは２９以上のビットを記憶することができる
）を有する。各メモリセルはその行および列の番号で独
自にアドレスすることができる。メモリセルを選択する
ために行および列のアドレスの両方が用いられるこのア
ドレスの方式は、「クロス選択」として公知である。

半導体メモリ技術が発展するにつれて、より多くの数の
メモリセルが甲−のメモリ素子上に製造される。素子ご
とのメモリセルの数が増加するにつれて、単一の欠陥の
あるメモリセルが全体の素子を欠陥のあるものにし得る
ために、生産歩留りは落ちる傾向がある。この問題への
１つの解決法は、欠陥のあるメモリセルが置換えられる
ように予備の、すなわち「冗長の」メモリセルを設ける
ことである。非常にしばしば、初めの行のメモリセルの
１つまたは２９以上が欠陥がある場合に初めのメモリセ
ルの全体の行が置換えられるように、冗長のメモリセル
は行に配置される。代わりに、またはそれに加えて、メ
モリセルの冗長の列がメモリセルの欠陥のある初めの列
と置換えるために用いられ得る。これらの冗長メモリ機
構はメモリ素子の生産高の全体の歩留りを大いに改良す
ることができ、こうして冗長メモリアーキテクチャを用
いたメモリ素子の単位ごとの生産費用を低くする。冗長
のメモリアーキテクチャは上でクロスリファレンスされ
た米国特許出願に述べられている。

冗長メモリ機構によって補修された（　ｒｅｐａｉｒｅ
ｄ）はメモリ素子は、補修を必要としない「ざらの」良
いメモリ素子から事実上区別できない。しかしながら、
メモリ素子のユーザの中には、特定の、機能的には良い
メモリ素子が補修されたかどうかを知ることを好む人も
いる。それによってメモリ素子が分解され検査される、
補修を検出するための侵入する技術は可能であるが、先
行技術はメモリ素子が補修されたかどうかを判断するた
めの簡単で非侵入的な方法または回路を提供しない。

発明の要約 この発明の目的はメモリ素子が補修されたかどうかを判
断するための方法と回路を提供することである。

この発明の別の目的はメモリ素子が補修されたかどうか
を判断するための非侵入的な方法を提供することである
。

この発明のさらに別の目的は欠陥のあるメモリ素子の行
および列のアドレスを判断することである。

簡潔には、この発明の方法は行アドレスのシーケンスを
メモリ素子に適用し、メモリセルの初めの行が行アドレ
スの１つまたは２９以上でメモリセルの冗長の行によっ
て置換えられているかどうかを検出するものである。好
ましくは、初めの行が冗長の行によって置換えられたか
どうかを検出する段階は冗長の行が行アドレスによって
活性化されたかどうかを検出することによって達成され
る。代わりに、または加えて、メモリセルの初めの列が
メモリセルの冗長の列に置換わったかどうかを検出する
ための列アドレスのシーケンスをメモリ素子に適用する
こともできる。

補修検出回路は、冗長行に並列に結合され、もしも冗長
行の１つでも行アドレスによって活性化されると補修検
出信号を発する検出器と、検出器を選択的に可能化およ
び不能化するために検出器に結合された可能化回路とを
含む。この発明の代わりの実施例はメモリセルの冗長列
に結合された検出器、またはメモリ素子内のメモリセル
の冗長行および冗長列の両方のための検出器を備える。

この発明の利点はメモリ素子が補修されたかどうか判断
するために迅速に検査できることである。

この発明の別の利点はメモリ素子を検査する方法が非侵
入的でありそのため非破壊的であることである。

この発明のさらに別の利点は検査方法のｔＩ潔さのため
にメモリ素子が顧客によってイの場で試験できることで
ある。

この発明のさらに別の利点は欠陥のあるメモリセルの行
または列または両方のアドレスが判断できることである
。

この発明の他の目的、特徴および利点は添付の図面と以
下の詳細な説明を考慮することによって明らかになるで
あろう。図面において同様の参照符号は図面を通して同
様の特徴を表わす。

好ましい実施例の説明 発明を実施するために発明者によって現在企図された最
良のモードを例示する、この発明の特定の実施例を詳細
に参照する。代わりの実施例もまた適用可能なものとし
て簡潔に述べられる。

第１図を参照すると、この発明に従ったメモリ素子１０
はメモリセルの多数の初めの行１２とメモリセルの多数
の冗長の行１４とを含む。初めの行１２は第１の初めの
行１６と多数の付加の初めの行１８とを含み、これらは
各々実質的に初めの行１６と同一である。同様に、冗長
の行１４は第１の冗長の行２０と、実質的に冗長の行２
０に同一の多数の付加の冗長の行２２とを含む。

集合的に、初めの行１２内のメモリセルは初めのマトリ
クスを形成し、冗長の行内のメモリセルは冗長のマトリ
クスを形成する。また、メモリは１または２以上のビッ
トの幅であり得ることが理解されるべきである。しかし
ながら、議論の目的のために、ここで述べられるメモリ
はもしも他に記されているのでなければ１ビツトの幅で
あると仮定される。

個別のメモリセルは行アドレスを行アドレスライン２４
にそして列アドレスを列アドレスライン２６に適用する
ことによってアドレスされる。もしもｒｎＪ個の行アド
レスライン２４があれば、２”個の独自の行アドレスが
可能である。同様に、もしｒｋＪＬＮの列アドレスライ
ン２６があれば、２個の独自の列アドレスが可能である
。したがってｎ個の行アドレスライン２４とに個の列ア
ドレスライン２６のためには、独自のメモリセルアドレ
スの合計数は２″＋に個となる。

行アドレスライン２４の各々は入力端子２８を含み、こ
れはうイン３４ａに非反転出力を有しかつライン３４ｂ
に反転出力を有するバッファ３０に接続されている。抵
抗要素３２はライン３４ａと３４ｂとをＶ、。に結合す
る。続いてより詳細に説明されるように、ライン３４ａ
および３４ｂは行アドレスデコーダの一部として働く。

列アドレスライン２６の各々は入力端子３６を含み、こ
れはライン４０によって列デコーダ３８に結合される。

列デコーダ３８は設計は従来のものであり、矢印４２に
よって示される出力を発生し、これは当業者には公知の
技術によって初めのマトリクスと冗長のマトリクス内の
メモリセルの列を選択することができる。

第１の初めの行１６はｎ個のデコードダイオ−ド４３．
１対のＮＰＮトランジスタ４４および４６、プルアップ
抵抗器４８、ヒユーズ５ｏ、２に個のメモリセル５２、
および定電流源５４を含む。

上述のように、ブロック１８で示された２°−１個の付
加の初めの行は各々第１の初めの行１６と実質的に同一
である。

デコードダイオード４３のカソードは特定のバッファ３
０のライン３４ａまたは３４ｂの１つに結合される。こ
うして、もしｎ個の行アドレスライン２４があれば、そ
こにはまたｎ個のデコードダイオード４３がある。初め
の行１２の各々はダイオード４３がライン３４ａおよび
３４ｂに結合される方法に依存して独自のアドレスを有
するであろう。

ダイオード４３のアノードはノード５６で一緒に結合さ
れる。ノード５６にはまたヒユーズ５゜とプルアップ抵
抗器４８が結合されている。もしもダイオード４３のど
れか１つが、論理ＬＯレベルにある出力ライン３４ａま
たは３４ｂとの接続のために導通していれば、ノード５
６は論理Ｌ０信号レベルまで引き下げられる。もしダイ
オード４３のどれも導通していなければ、プルアップ抵
抗器４８はノード５６が論理１」ルベルに近づくことを
引き起こし、これは順に、上部のワードラインが論理Ｈ
ｌレベルに達しメモリセル５２を活性化することを引き
起こす。

メモリセル５２はまた下部のワードライン６０に結合さ
れており、これはメモリセル５２のために待機電流を与
える定電流源５４に接続されている。電圧源■８に結合
されたトランジスタ４６はライン５８上に待機電圧を与
え、これは行内のメモリセル５２を選択するには十分で
はない。別の定電流ｍ６２は行１６のトランジスタ４６
のベースと、付加の初めの行１８内の対応するトランジ
スタのベースとに並列に結合されている。

冗長の行１４の数はｒｗ＋Ｊで与えられ、ここで一般に
ｍは２″よりも小さい数である。第１の冗長の行２０は
多数のデコードダイオード６４、多数のヒユーズ６６、
ＮＰＮトランジスタ６８、プルアップ抵抗器７０、およ
び多数のメモリセルフ２を含む。上部のワードライン７
４は行２ｏ内のメモリセルフ２の各々に結合されている
。メモリセルフ２はまた下部のワードライン８２によっ
て定電流源８０に並列に結合されている。付加のｌ−１
個の冗長行２２は第１の冗長の行２ｏと実質的に同じ構
造である。

もしｎ個の行アドレスライン２４があれば、２０個のデ
コードダイオード６４と２ｎ個のヒユーズ６６がある。

ヒユーズ６６のすべてはノード８４で一緒に結合されて
いる。デコードダイオード６４のカソードはバッファ３
ｏの１つのライン３４ａおよび３４ｂに対で結合されて
いる。もしもダイオード６４のどれかが導通していれば
、ノード８４は論理１０信号レベルにあるだろう。結果
として、上部のワードライン７４はメモリセルフ２を活
性化せず、もしもダイオード６４のいずれか１つが導通
していれば冗長行は不能化されるだろう。しかしながら
、もしもデコードダイン−ドロ４のどれもが導通してい
なければ、プルアップ抵抗器７ｏはノード８４での電圧
を論理ＨＩレベルまで引き上げ、上部のワードライン７
４が論理１−１■レベルにまＣ上昇することを引き起こ
し、冗長行内のメモリセルフ２を活性化する。上で述べ
られたように、メモリセルフ２のすべては待機電流を与
えるために下部のワードライン８２によって定電流源８
ｏに並列に結合されている。

もしも冗長行２０のヒユーズ６６のすべてがそのままで
あれば、ノード８４は常に論理ＬＯレベルにあり、そし
てその行のメモリセルフ２は決して選択されないことに
注目するべきである。これは２０個のダイオード６４が
ライン３４ａおよび３４ｂ上の相補の信号に結合されて
おり、そのためダイオード６４のｎ個が必然的に導通し
なければならないからである。

もしも初めの行の１つが欠陥のあるメモリセル５２を含
むと判断されると、初めの行はそのヒユーズ５０を飛ば
すことによって不能化され得る。

一旦ヒユーズ５０が飛ばされると、トランジスタ４４は
決して導通せず、行１６内のメモリセル５２は決して活
性化され得ない。半導体メモリのヒユーズを飛ばすため
にはいくつかの方法があり、これはレーザの方法や電圧
の過負荷の方法を含むが、これらは当業者には公知であ
るのでここでは論じられない。また、ここで述べられる
ヒユーズの方法の他にも行および／または列を不能化す
るためには多くの方法があることは注目されるべきであ
る。

もしも初めの行１２の１つまたは２９以上が不能化され
ると、完全に機能的なメモリ素子１ｏを有するためには
それらを冗長の行で代用することが必要である。第１の
冗長行２０等の冗長行は、ｎ個のでのままのヒユーズ６
６とｎ個の飛ばされたヒユーズ６６があるように、各々
の近接した１対のヒユーズ６６０１つを飛ばすことによ
って活性化される。ヒユーズ６６はデコードダイオード
６４が特定のバッファ３０の適当な出力ライン３４ａま
たは３４ｂに結合されるように飛ばされ、そのため冗長
行２０はそれが置換ねる初めの行と同じ行アドレスを有
する。

補修検出回路８６は、冗長の行１４が初めの行１２の代
用となっているかどうかを判断するために用いられる。

補修検出回路８Ｇは冗長行１４の上部のワードライン７
４上の信号と、ノードＣで発生された制御信号とに応答
し、ラインＡ上に検出信号を発生するように動作する。

第２図に関連してより詳細に議論されるように、検出回
路８６内のノードＢでの感知信号は上部のワードライン
７４上の信号のプール和（１３００１ｅａｎ　ＳＬＩＭ
）であり、冗長行１４の１個の上部のワードライン７４
に結合された一個の入力を有するＯＲゲート８７によっ
て象徴的に示されている。

補修検出回路８６の動作は第１Ａ図に示される真理値表
で要約されている。ノードＣの制御信号が論理ＬＯまた
はＨｌであるとき、ラインＡ上の検出信号はノード８の
感知信号の論理レベルに関わりなく常に論理ＬＯである
。ノードＣの制御信号が第３の論理レベルＶＨＩである
とき、もしもノードＢの感知信号がＬＯならばラインＡ
上の検出信号はＬＯであり、もしもノードＢの感知信号
がＨｌならばラインＡ上の検出信号はＨｌである。

こうして、動作において補修回路８６はノードＣでの制
御信号によって可能化または不能化され、ラインＡ上に
出力を有し、これは補修検出回路が可能化されるときに
ノードＢの信号レベルに直接関連している。

ノードＣはＣ８入力端子８８と、ライン９２によってイ
ンバータ９０とに結合されている。インバータの出力は
２重入力ＡＮＤゲート９４の第１の入力に接続されてい
る。ＡＮＤゲート９４の第２の入力は、従来の態様でメ
モリ素子１０のメモリセル５２および７２から由来する
出力データ信号を有するデータライン９６に接続されて
いる。

ラインＡは２重入力ＯＲゲート９８の第１の入力に結合
され、ＯＲゲート９８の第２の入力はライン１００によ
ってＡＮＤゲート９４の出力に結合されている。ＯＲゲ
ート９８の出力はラインＤによってデータ出力端子１０
２に結合される。

第１図および第１Ａ図の両方を参照すると、Ｏ８入力端
子８８の論理ＬＯはＡＮＤゲート９４の入力１０４上に
論理Ｈ１を発生する。これはデータ出カライン９６に与
えられたいかなるデータ出力信号もライン１００を介し
て、てれからＯＲゲート９８へ通過することを可能にす
る。ノードＣがＬＯであるときラインＡ上の出力は常に
ＬＯであるので、ＯＲゲート９８の出力はライン９６上
のデータ信号と本質的に同じ信号である。言０換えれば
、Ｃ８がＬＯであるとき、補修検出回路９８は不能化さ
れ、メモリセル５２および７２からのデータはデータ出
力端子１０２上に発生され得る。

Ｃ８入力端子上の入力が第３の論理レベルＭＨＩである
ときくここでＶ）−１１は）−Ｉｔよりも高（″１電位
である）、補修検出回路は可能化され、ライン９６上の
データはインバータ９０によって発生されたライン１０
４上の論理し０のためにＡＮＤゲート９４によってブロ
ックされる。したがってライン１００上の論理レベルも
またＬＯであり、ラインＤ上の出力はラインＡ上の入力
を反映するだろう。こうして、チップ選択Ｏ８入力はデ
ータまたは試験結果のいずれかを出力端子１０２にマル
チプレクスするために用いることができる。

メモリ素子１ｏの通常の動作では、入力端子８８上のＯ
８入力はＬＯであり、行および列アドレスはそれぞれ行
アドレスライン２４および列アドレスライン２６に与え
られる、１ちしもメモリ素子１０が読出モードにあると
きには、メモリセル５２および７２の内容物に対応する
データがデータ出力端子１０２上に発生され得る。

この発明に従ったメモリ素子１０を試験するための方法
は、Ｃ８入力端子８８にＶｌ−１１論理信号を与えて補
修検出回路を可能化しかつライン９６上のデータ信号を
ブロックすることと、それから続いてアドレスを行アド
レスライン２４に与えることを含む。もしも冗長の行１
４の１つが行アドレスライン２４上の特定のアドレスに
よって活性化されると、ノードＢはｌ−１１論理レベル
に達し、１」Ｉ論理レベルはデータ出力端子１０２上に
発生されるだろう。もしも行アドレスライン２４に与え
られたアドレスが冗長行１４を活性化しないならば、デ
ータ出力端子１０２上の論理レベルは１−Ｏのままであ
ろう。

結果として、補修検出回路８６を備えたメモリ素子１０
は、ざらの良いメモリ素子を補修された良いメモリ素子
から区別することを可能にする。

さらに、悪い初めの行と同じアドレスを有する冗長の行
が活性化されたときにのみＨ１論理レベルがデータ端子
１０２に発生されるので、欠陥のある初めの行の正確な
アドレスが判断され得る。したがってメモリ素子への補
修の範囲を定量的に判断することができ、また損傷され
たメモリセルの物理的ロケーシヨンの知識を明らかにす
ることもできる。

第２図はこの発明に従った補修検出回路８６−を例示す
る。回路８６′はエミッタ結合論理（ＥＣＬ）半導体メ
モリ素子での使用のために設計されている。このため、
ｖｃｃは典型的には約Ｏボルトであり、論理接地および
ほとんどの他の論理レベルはＶｃｃに関して負である。

ＥＣＬの１−ＩＩと［Ｏ論理レベル間の電圧の揺れは極
めて小さく典型的には、９レベルのオーダである。この
ＥＣＬ設計では、ＶＨＩはおよそ士、４ＶＸＨＩはおよ
そ−、９Ｖ、１０はおおよ（−１，８Ｖである。

補修検出回路８６−は複数のダイオード１０５からなる
ＯＲ回路８７′、検出比較器１０６、可能化比較器１０
８、および電圧減少回路１００を含む。プルアップ抵抗
器１１２および１対のクランプダイオード１１４がＶ。

Ｃを出力ラインＡのノード１１６に結合する。ダイオー
ド１０５のアノードは冗長行１４の上部のワードライン
７４に結合され、ダイオード１０５のカソードはノード
Ｂで一緒に結合されている。定電流＃！Ａ１０７はノー
ドＢをおおよそ一５ＶのＶｅｅ電源に結合し、ここでＶ
ｃｃはこの回路の論理接地である。

検出比較器１０６はノード１２２で共通のエミッタ形状
で一緒に結合された１対のＮＰＮトランジスタ１１８お
よび１２０を含む。ノード１２２は定電流源１２４によ
ってｖｅｅに結合される。トランジスタ１１８のベース
はノードＢに結合され、トランジスタ１２０のベースは
−２，５Ｖ（おおよそ−２Ｖ）の第１の基準電圧に結合
される。

＝２９− トランジスタ１１８のコレクタはＶ。、に結合され、ト
ランジスタ１２０のコレクタはノード１１６に結合され
る。

可能化比較器１０８は第１のＮＰＮｔ−ランジスタ１２
６と第２のＮＰＮトランジスタ１２８を含む。トランジ
スタ１２６および１２８のエミッタは共通のエミッタ形
状でノード１３０で一緒に結合される。ノード１３０は
定電流源１３２によってＶａｅ電源に結合される。トラ
ンジスタ１２６のベースは一２■しｅ（約−１，６Ｖ）
の第２の基準電圧に結合される。トランジスタ１２６の
コレクタはノード１１６に結合される。

電圧減少回路１１０は１対のＮＰＮトランジスタ１３４
および１３６を含む。トランジスタ１３４のベースはト
ランジスタ１３６のエミッタと同様にノード１３８に結
合される。こうして、トランジスタ１３４および１３６
はエミッタフォロアの形状で一緒に結合される。トラン
ジスタ１２８のベースはトランジスタ１３４のエミッタ
と同様にノード１４０に結合され、このためトランジス
タ１２８および１３４もまたエミッタフォロアの形状で
一緒に結合される。ノード１３８は定電流源１４２によ
ってＶｅｅ電源に結合され、ノード１４０は定電流源１
４４によってＶｅｅ電源に結合される。トランジスタ１
２８および１３６のコレクタはライン１４６によってＶ
ＣＣに一緒に結合され、トランジスタ１３４のコレクタ
およびベースはトランジスタ１３４がダイオードとして
動作するようにライン１４７によって一緒に結合されて
いる。

ＥＣＬ論理におけるチップ選択のための電圧レベルは約
−２Ｖｂ−である。−２Ｖｂ、のチップ選択電圧がＯ８
入力端子８８に与えられるとき、ノードＣもまた約−２
Ｖ−である。トランジスタ１３Ｇおよび１３４の両方を
介してＶ−の電圧降下があるので、チップ選択の間のノ
ード４０での電圧は約−４■−である。トランジスタ１
２６のベースが−２Ｖｂｃの第２の基準電圧に結合され
ているので、トランジスタ１２６のベースはチップ選択
の間トランジスタ１２８のベースよりも高い電圧にある
。これは電流源１３２がその電流のすべてをトランジス
タ１２６を介して引くことを引き起こし、トランジスタ
１２８を閉鎖する。トランジスタ１２６がオンにされ、
ノード１１６と従って出カラインへがＬＯ論理レベルで
クランプされるだろう。

チップ選択入力端子８８上の論理レベルが＋１Ｖ−まで
上げられると、トランジスタ１３６および１３４にかか
る電圧降下はノード１４０を約−１Ｖｋにもたらす。こ
の場合、トランジスタ１２８のベース電圧はトランジス
タ１２６のベースの第２の基準電圧よりも高く、電流源
１３２はその電流をトランジスタ１２８を介して引き、
トランジスタ１２６を閉鎖する。トランジスタ１２６が
閉鎖されるので、これはもはやノード１１６上で電圧を
引き下げることができない。したがって＋１Ｖし６また
はそれよりも大きい電圧レベルをノードＣに与える効果
は、検出比較器１０６を可能化することである。もちろ
ん、検出比較器１０６がノードＣ上のＨＩ電圧レベルに
よって可能化されるか、またはそれがノードＣ上のＬＯ
電圧レベルによって不能化されるかは純粋にセマンティ
ックスの問題である。

上述のように、もしもノードＣ上の電圧レベルが１Ｖｋ
かまたはそれより大きければ、トランジスタ１２６は閉
鎖され、ノード１１６の電圧レベルは検出比較器１０６
によって制御されるだろう。

もしもノードＢの電圧レベルが−２，５Ｖｋよりも大き
ければ、定電流源１２４はその電流のすべてをトランジ
スタ１１８を介して引き、トランジスタ１２０を効果的
に閉鎖する。トランジスタ１２０および１２６の両方が
非導通であるので、プルアップ抵抗器１１２を通って電
流は流れず、ノード１１６はＶ。Ｃに近づく。こうして
、−２゜５Ｖｂａより大きいノード８上の電圧は、ライ
ンＡ上にＩ」Ｉレベル出力を発生する。逆に、−２，５
ｖｂｅより少ないノードＢでの電圧レベルはラインＡ上
にし０レベル出力を発生する。したがって、補修検出回
路８６′では、ノードＢにおけるＨ１論理レベルは−２
，５Ｖ１．ａよりも大きい電圧であリ、ノードＢにおけ
るＬＯ論理レベルは−２，５■−よりも小さい電圧であ
る。ラインへのためのＨＩ論理レベル出力はおよそＶｃ
ｃであり、ラインＡのためのＬ○論理レベルはＶｃｃよ
りも約２Ｖｋ低い。

第３図を参照すると、この発明に従ったメモリ素子２０
０の代わりの実施例は、多数の初めのメモリセル２０２
、多数の冗長行メモリセル２０４および多数の冗長列メ
モリセル２０５を含む。初めのメモリセル２０２は行２
０８と列２１０を有する初めのマトリクス２０６に形成
されている。

同様に、冗長行メモリセル２０４は行２１４および列２
１０を有する冗長行マトリクス２１２を形成しており、
冗長列メモリセル２０５は行２０８と列２１８を有する
冗長列マトリクス２１８を形成している。

行２０８＋１５よぴ２１４は行アドレスライン２２０を
介してアドレスされ得る。前と同様に、ｒｎＪ個の行ア
ドレスライン２２０があって２°個の独自の行アドレス
を可能にしていると仮定されている。各行アドレスライ
ン２２０は入力端子２２２を有し、これは入力バッファ
２２４に結合されている。入力バッフ７２２４の各々は
ライン２２６ａ上に逆にされていない出力を発生し、ラ
イン２２６ｂ上に逆にされた出力を発生する。

行２０８は素子２００のための初めの行を含み、行２１
４は素子２００のための第２の行を含む。

初めの行２０８の各々は上部のワードライン２２８と下
部のワードライン２３０とを含む。同様に、冗長行２１
４の各々は上方のワードライン２３２と下方のワードラ
イン２３４とを含む。各々のワードライン対２２８／２
３０は行駆動器２３６に結合されている。同様に、各々
のワードライン対２３２／２３４は行駆動器２３８に結
合されている。

各々の行駆動器２３６に関連してｎ入力のＡＮＤ’ｊ−
ト２４０とヒユーＸ２４２がある。ＡＮＤゲート２４０
の入力はそれらが独自の行アドレスを発生するような態
様で行アドレスライン２２０のライン２２６ａと２２６
ｂとに結合されている。

各々の行駆動器２３８に関連して２０入力のＡＮＤゲー
ト２４４がある。ＡＮＤゲート２４４の２ｎ個の入力の
各々はヒユーズ２４６によってライン２２６ａまたは２
２６ｂに結合されている。

初めの行２０８の１つを不活性化するために、ヒユーズ
２４２は飛ばされ、行駆動器２３６を永久に不活性化す
る。（のとき冗長行２１４の１つは、冗長行２１４が不
能化された初めの行２０８と同じアドレスを有するよう
に適当なヒユーズ２４Ｇを飛ばすことによって、不能化
された初めの行２０８を代用することができる。

列２１０の各々は左のビットライン２４８と右のビット
ライン２５０とを含む。同様に、列２１８の各々は左の
ビットライン２５２と右のビットライン２５４とを含む
。列２１０の各々は列駆動器２５６に結合され、列２１
８の各々は列駆動器２５８に結合されている。

列駆動器２５６および２５８は列アドレスライン２６０
によってアドレスされることができ、その各々は入力端
子２６２と関連している。入力端子２６２は入力バッフ
？２６４に結合されており、これはライン２６６ａ上に
逆にされない出力を、そしてライン２６６ｂ上に逆にさ
れた出力を発生する。

列駆動器２５６はに入力ＡＮＤゲート２６８とヒユーズ
２７０とによって列アドレスライン２６０のライン２６
６ａと２６６ｂとに結合されている。ＡＮＤゲート２６
８の入力は列２１０の各々が独自のアドレスを有するよ
うに適当なライン２６６ａおよび２６６ｂに結合されて
いる。列駆動器２５８の各々は２に入力のＡＮＤゲート
２７２と２に個のヒユーズ２７４とによって列アドレス
ライン２６０のライン２６６ａと２６６ｂとに結合され
ている。ヒユーズ２７４の各々はライン２６６ａまたは
２６６ｂの独自の１つに結合されている。

欠陥のある列２１０を除去するために、欠陥のある列と
関連したヒユーズ２７０が飛ばされる。

これは関連の列駆動器２５６を永久に不能化する。

それから冗長の列２１８が、冗長の列２１８が不能化さ
れた初めの列２１０と同じ列アドレスを有するように、
適当なヒユーズ２７４を飛ばすことによって代用となる
。

行アドレスが行アドレスライン２２０に与えられ、列ア
ドレスが列アドレスライン２６０に与えられると、メモ
リセル２０２．２０４または２０５の１つが活性化され
る。もしもメモリセル２０２または２０４が活性化され
ると、差分信号がビットライン２４８と２５０との間に
発生される。

同様に、もしもメモリセル２０５が活性化されると、差
分信号がビットライン２５２と２５４との間に発生され
る。ビットライン２４８．２５０１２５２および２５４
のすべては感知増幅器２７６への入力であり、これはラ
イン２７８上にデータ出力を発生する。

素子２００のための補修検出回路２８０は３個のＯＲゲ
ート２８２．２８４および２８６と、ＡＮＤゲート２８
８、および比較器２９０を含む。

ｍ個の冗長行２１４と一個の冗長列２１８があると仮定
すると、ＯＲゲート２８２および２８４はｍ個の入力を
有する。補修検出回路２８０の残りのゲートは２重入力
素子である。ＯＲゲート２８２へのｍ個の入力２９２は
、各々１つがＡＮＤゲート２７２の出力に結合されてい
る。ＯＲゲート２８４の１個の入力２９４はＡＤゲート
２４４の出力に各々１つずつ結合されている。もしもＡ
ＮＤゲート２７２の出力のいずれか１つがＨｌであれば
、ライン２９６上のＯＲゲート２８２の出力もＨｌにな
るだろう。もしもＡＮＤゲート２４４のいずれか１つの
出力がＨｌであれば、ライン２９８上のＯＲゲート２８
４の出力もまたＨｌであろう。

ライン３００上のＯＲゲート２８６の出力はＡＮＤゲー
ト２８８の一方の入力であり、他方はライン３０２上の
比較器２９０の出力である。比較器２９０への「＋」入
力はライン３０４に結合され、これはＣ８入力端子３０
６に接続され、比較器２９０への「−」入力はＶＣＣに
結合される。

メモリ素子２００はまたＡＮＤゲート３０８、インバー
タ３１０．ＯＲゲート３１２、および出力端子３１４を
含む。ＡＮＤゲート３０８の１方の入力は感知増幅器２
７６の出力データライン２７８であり、ＡＮＤゲート３
０８の他方の入力はインバータ３１０によってＣＳライ
ン３０４に結合されている。ライン３１６上のＡＮＤゲ
ート３０８の出力はＯＲゲート３１２への入力であり、
同様にライン３１８上のＡＮＤゲート２８８の出力であ
る。ＯＲゲート３１２の出力は出力端子３１４に結合さ
れている。

メモリ素子２００は３個の論理レベル、すなわちＬＯ，
ＨｌおよびＶＨＩで動作する。この回路のＥＣＬ具体化
例では、Ｖｃｃは約０ボルト、ＬＯは約−１，８ｖ、Ｈ
ｌは約−，９ｖ、Ｖｆ−１１は約十、４ｖである。

Ｏ８入力端子３０６にＬＯ入カレベルが与えられるとき
、ライン３０２上の比較器２９０の出力はライン３１８
上のＡＮＤゲ〜ト２８８の出力と同じ（、これもまた１
０になるだろう。こうして、Ｃ８入力端子３０６上の１
０人力は補修検出回路２８０を不能化する。ライン３０
４上のＬＯ大入力インバータ３１０によって逆にされ、
ライン２７８上のデータ出力はＡＮＤゲート３０８とＯ
Ｒゲート３１２とを通って通過し出力端子３１４に行く
。

Ｃ８入力端子３０６にＨＩｌレベル信号与えられるとき
、ライン３０２上の比較器２９０の出力はこれもＬＯで
ある、なぜならＨｌレベル信号は依然としてＶｃｃより
も低い電位であるからである。したがって、Ｏ８入力端
子３０６上のＨｌレベル信号もまた比較器２９０を不能
化し、ライン３１８上にＬＯレベル出力を発生する。し
かしながら、インバータ３１０はライン３０４上でｌ−
１ルーベル信号を逆にし、ＡＮＤゲート３０８にＬＯレ
ベル入力を発生し、これはライン２７８上のデータ出力
がＡＮＤゲート３０８とこのため出力端子３１４に通過
することを妨げる。

Ｏ８入力端子３０６にＶＨＩ信号が与えられるとき、比
較器２９０はライン３０２上にＨｌレベル信号を発生す
る、なぜならＶＨＩ信号はＶｃｃよりも高い電位にある
からである。こうして、ＣＳ入力端子３０６上のＶＨＩ
信号は補修検出回路２８０を可能化する。同時に、Ｌ○
倍信号インバータ３１０を介したＡＮＤゲート３０８へ
の入力であり、クーイン２フ８上のデータ出力がＡＮＤ
ゲ−ｉ−３０８を通って通過することを妨げる。

Ｃ８入力端子３０６上のＶＨＩレベル信号によって補修
検出回路２８０が一旦活性化されると、行アドレスと列
アドレスとが続いて行アドレスライン２２０と列アドレ
スライン２６０にそれぞれ与えられる。もしも冗長行２
１４のいずれが１つが行アドレスによって活性化される
か、または冗長列２１８のいずれか１つが列アドレスに
よって活性化されると、Ｈｌレベル信号がライン２９８
または２９６上にそれぞれ発生され、ライン３００上に
Ｈｌレベル出力を発生する。ライン３００および３０２
の両方の上の信号レベルがＨｌであるとき、Ｈｒレベル
出力がライン３１８上と、ＯＲゲート３１２を介して出
力端子３１４上とに発生される。こうして、補修検出回
路２８０がＣ８入力端子３０６上のＶｌ−１１信丹レベ
ルによって可焼化されるとき、冗長行２１４または冗長
列２１８のいずれかがアドレスされたとき、ＨＩレベル
出力が出力端子３１４上に発生されるだろう。

欠陥のある初めのメモリセル２０２の正確な行および列
のアドレスは、Ｃ８入力端子３０６にＶＨ１信号を与え
、それから行アドレスを行アドレスライン２２０に、イ
して列アドレスを列アドレスライン２６０に続いて与え
ることによって決定できることは注目されるべきである
。

この発明の好ましい実施例の上述の説明は例示と説明の
目的でなされた。これは余すところないものではなく、
またこの発明を開示された精密な形状に制限するもので
もない。明らかに、多くの修正や変更がこの技術に熟達
した実務家には明らかであろう。この発明がＭＯＳまた
はバイポーラ処理の他の製造技術において実施されるこ
とも可能である。同様に、説明された処理段階の例も、
同じ結果を達成するために他の段階と相互に交換できる
だろう。この実施例はこの発明の原理とイの実際の応用
を最良に説明し、（れによって当業者がこの発明を様々
な実施例と、企図される特定の用法に適した様々な修正
とで理解することを可能にするために選ばれ説明された
。この発明の範囲は添付の特許請求の範囲とその同等物
とによって規定されることが意図される。

【図面の簡単な説明】

第１図はこの発明に従った補修検出回路を備えたメモリ
素子のブロック図である。 第１ａ図は第１図のブロック図の様々なロケ−シロンに
おける信号を表わす真理値表である。 第２図はこの発明に従った補修検出回路の概略である。 第３図はこの発明に従った補修検出回路を備えたメモリ
素子の代わりの実施例のブロック図である。 図において、１０はメモリ素子、１２は初めの行、１４
は冗長の行、１６は第１の初めの行、１８は付加の初め
の行、２０は第１の冗長の行、２２は付加の冗長の行、
２４は行アドレスライン、２６は列アドレスライン、２
８は入力端子、３０はバッファ、３２は抵抗要素、３６
は入力端子、３８は列デコーダ、４３はデコードダイオ
ード、４４および４６はＮＰＮトランジスタ、４８はプ
ルアップ抵抗器、５０はヒユーズ、５２はメモリセル、
５４は定電流源、６ｏは下方のワードライン、６２は定
電流源、６４はデコードダイオード、６６はヒユーズ、
６８はＮＰＮトランジスタ、７０はプルアップ抵抗器、
７２はメモリセル、７４は上方のワードライン、８０は
定電流源、８２は下方のワードライン、８６は補修検出
回路、８７はＯＲゲート、８８はＣ８入力端子、９０は
インバータ、９４はＡＮＤゲート、９６はデータライン
、９８はＯＲゲート、１０２はデータ出力端子、１０５
はダイオード、１０６は検出比較器、１０８は可能化比
較器、１１０は電圧減少回路、１１２はプルアップ抵抗
器、１１４はクランプダイオード、１１８および１２０
はＮＰＮトランジスタ、１２４は定電流源、１２６およ
び１２８はトランジスタ、１３２は定電流源、１３４お
よび１３６はＮＰＮトランジスタ、１４２は定電流源、
１４４は定電流源、２００はメモリ素子、２０２は初め
のメモリセル、２０４は冗長行メモリセル、２０５は冗
長列メモリセル、２０６は初めのマトリクス、２０８は
行、２１０は列、２１２は冗長行マトリクス、２１６は
冗長列マトリクス、２１８は列、２２０は行アドレスラ
イン、２２４は入力バッフ７．２２８は上部のワードラ
イン、２３０は下部のワードライン、２３２は上方のワ
ードライン、２３４は下方のワードライン、２３６は行
駆動器、２３８は行駆動器、２４０はＡＮＤゲート、２
４２はヒユーズ、２４４はＡＮＤゲート、２４Ｇはヒユ
ーズ、２４８は左のビットライン、２５０は右のビット
ライン、２５２は左のビットライン、２５４は右のビッ
トライン、２５６および２５８は列駆動器、２６０は列
アドレスライン、２６２は入力端子、２６４は入力バッ
ファ、２６８はＡＮＤゲート、２７０はヒユーズ、２７
２はＡＮＤゲート、２７４はヒユーズ、２７６は感知増
幅器、２８０は補修検出回路、２８２．２８４および２
８６はＯＲゲート、２８８はＡＮＤグート、２９０は比
較器、３０６はＣＳ入力端子、３０８はＡＮＤゲート、
３１０はインバータ、３１２はＯＲゲート、３１４は出
力端子である。

Claims (1)

1. 【特許請求の範囲】 （１）複数個の初めの（ｐｒｉｍａｒｙ）メモリセルと
   複数個の冗長のメモリセルとを含む型の補修された（ｒ
   ｅｐａｉｒｅｄ）メモリ素子を検出するための方法であ
   って、前記初めのメモリセルと前記冗長なメモリセルは
   個別にアドレスされてもよく、損傷を受けた初めのメモ
   リセルは動作的な冗長のメモリセルに置換えられてもよ
   く、 メモリ素子にアドレスのシーケンスを与える段階と、 初めのメモリセルが冗長のメモリセルによつて置換えら
   れたかどうかを検出する段階とを含む方法。 （２）初めのメモリセルが冗長のメモリセルによって置
   換えられたかどうかを検出する段階が、冗長のメモリセ
   ルが前記アドレスのシーケンスの少なくとも１つのアド
   レスによって活性化されたかどうかを検出する段階を含
   む、特許請求の範囲第１項に記載の方法。 （３）前記メモリ素子に前記アドレスのシーケンスを与
   えるに先立って前記メモリセルのデータ出力を不能化す
   る段階をさらに含む、特許請求の範囲第２項に記載の方
   法。 （４）前記冗長のメモリセルの少なくともいくつかが冗
   長の行に配置され、前記メモリ素子に前記アドレスのシ
   ーケンスを与える段階が前記メモリ素子に行アドレスの
   シーケンスを与える段階を含む、特許請求の範囲第１項
   に記載の方法。 （５）前記冗長のメモリセルの少なくともいくつかが冗
   長の列に配置され、前記メモリ素子に前記アドレスのシ
   ーケンスを与える段階が前記メモリ素子に列アドレスの
   シーケンスを与える段階を含む、特許請求の範囲第４項
   に記載の方法。 （６）前記冗長のメモリセルの少なくともいくつかが冗
   長の列に配置され、前記メモリ素子に前記アドレスのシ
   ーケンスを与える段階が前記メモリ素子に列アドレスの
   シーケンスを与える段階を含む、特許請求の範囲第１項
   に記載の方法。 （７）メモリセルの第１の複数個の初めの行と、メモリ
   セルの第２の複数個の冗長の行とを含む型の補修された
   メモリ素子を検出するための方法であって、損傷を受け
   た初めの行は冗長の行によって置換えられてもよく、 メモリ素子に行アドレスのシーケンスを与える段階と、 初めの行が前記行アドレスの１つまたは２つ以上で冗長
   の行によって置換えられたかどうかを検出する段階とを
   含む、方法。 （８）初めの行が冗長の行によって置換えられたかどう
   かを判断する段階が、冗長の行が行アドレスによって活
   性化されたかどうかを検出する段階を含む、特許請求の
   範囲第７項に記載の方法。 （９）前記メモリ素子に前記行アドレスのシーケンスを
   与えるに先立って前記メモリセルのデータ出力を不能化
   する段階をさらに含む、特許請求の範囲第８項に記載の
   方法。 （１０）メモリセルの第１の複数個の初めの列とメモリ
   セルの第２の複数個の冗長の列とを含む型の補修された
   メモリ素子を検出するための方法であって、損傷を受け
   た初めの列は冗長の列によって置換えられてもよく、 メモリ素子に列アドレスのシーケンスを与える段階と、 初めの列が前記列アドレスの１つまたは２つ以上で冗長
   の列によって置換えられたかどうかを検出する段階とを
   含む、方法。 （１１）初めの列が冗長の列によって置換えられたかど
   うかを判断する段階が、冗長の列が列アドレスによって
   活性化されたかどうかを判断する段階を含む、特許請求
   の範囲第１０項に記載の方法。 （１２）前記メモリ素子に前記列アドレスのシーケンス
   を与えるに先立って前記メモリセルのデータ出力を不能
   化する段階をさらに含む、特許請求の範囲第１１項に記
   載の方法。 （１３）初めの行と初めの列とを有する初めのマトリク
   スに配置された複数個の初めのメモリセルと； 冗長の行と冗長の列とを有する少なくとも１つの冗長の
   マトリクスに配置された複数個の冗長のメモリセルと； 前記初めのマトリクスと前記冗長のマトリクスとに行お
   よび列アドレス信号を与えるように適合されたアドレス
   手段と； 活性化されたときに、初めのメモリセルの少なくとも１
   つの線形の配置を不能化しかつ冗長のメモリセルの少な
   くとも１つの線形の配置を前記不能化された初めのセル
   の線形の配置の置換として可能化することができる補修
   手段と； 前記補修手段が活性化されたかどうかを判断するための
   補修検出手段とを含むメモリ素子。 （１４）前記初めのメモリセルの線形の配置と前記冗長
   のメモリセルの線形の配置とがそれぞれ初めのメモリセ
   ルの行と冗長のメモリセルの行とを含むことができる、
   特許請求の範囲第１３項に記載のメモリ素子。 （１５）前記初めのメモリセルの線形の配置と前記冗長
   のメモリセルの線形の配置とがさらに初めのメモリセル
   の列と冗長のメモリセルの列とをそれぞれ含むことがで
   きる、特許請求の範囲第１４項に記載のメモリ素子。 （１６）前記初めのメモリセルの線形の配置と前記冗長
   のメモリセルの線形の配置とがそれぞれ初めのメモリセ
   ルの列と冗長のメモリセルの列とを含むことができる、
   特許請求の範囲第１３項に記載のメモリ素子。 （１７）前記補修検出手段が前記冗長のマトリクスに結
   合され、前記冗長の行と前記冗長の列の少なくとも１つ
   が可能化されたときに補修検出信号を発生するように動
   作する、特許請求の範囲第１３項に記載のメモリ素子。 （１８）前記補修検出手段は可能化信号に応答し、前記
   可能化信号が前記補修検出手段に与えられたときにのみ
   前記補修検出信号が発生され得る、特許請求の範囲第１
   ７項に記載のメモリ素子。 （１９）前記メモリセルによって発生されたデータ信号
   、前記補修検出信号および前記可能化信号に応答し、前
   記可能化信号がないときに前記データ信号を反映する出
   力信号を発生するように動作し、さらに前記可能化信号
   があるときに前記補修検出信号を反映する出力信号を発
   生するように動作する出力ゲート手段をさらに含む、特
   許請求の範囲第１８項に記載のメモリ素子。 （２０）複数個のメモリセルの初めの行と少なくとも１
   つのメモリセルの冗長の行とを有するメモリ素子のため
   の補修検出回路であつて、前記冗長の行に結合されもし
   も前記冗長の行が活性化されると補修検出信号を発生す
   るように動作する検出手段と； 前記検出手段に結合されて前記検出手段を選択的に可能
   化する可能化手段とを含む、補修検出回路。 （２１）前記メモリ素子が複数個の冗長の行を有し、前
   記検出手段は前記複数の冗長の行の各々に応答してもし
   も前記冗長の行のいずれか１つが活性化されると前記補
   修検出信号が発生される、特許請求の範囲第２０項に記
   載の補修検出回路。（２２）前記検出手段は、第１の基
   準電位と前記冗長の行によって集合的に発生された電位
   とに応答しかつ前記冗長の行によって発生された前記電
   位が前記第１の基準電位に予め定められた関係を有する
   ときに前記補修検出信号を発生するように動作する検出
   比較器を含む、特許請求の範囲第２１項に記載の補修検
   出回路。 （２３）前記可能化手段が、第２の基準電位と可能化電
   位とに応答しかつ前記可能化電位が前記第２の基準電位
   に予め定められた関係を有するときに前記検出比較器を
   可能化するように動作する可能化比較器を含む、特許請
   求の範囲第２２項に記載の補修検出回路。 （２４）複数個の感知入力に応答し感知信号を発生する
   ように動作する感知手段と； 第１の基準電圧と前記感知信号とに応答する検出手段と
   を含み、前記検出手段は検出ノードで検出信号を発生す
   るように動作し；さらに 第２の基準電圧と可能化入力とに応答し、前記検出ノー
   ドに結合された可能化ノードを有する可能化手段と； 前記検出ノードと前記可能化ノードとに結合された電圧
   源とを含む、検出回路。 （２５）前記検出手段が共通のエミッタ形状で一緒に結
   合された１対のトランジスタを含み、前記第１の基準電
   圧は第１のトランジスタのベースに与えられ、前記検出
   入力は第２のトランジスタのベースに結合され、前記検
   出ノードは前記第１のトランジスタのコレクタに結合さ
   れている、特許請求の範囲第２４項に記載の検出回路。 （２６）前記検出手段が、前記対のトランジスタのエミ
   ッタに結合された定電流源をさらに含む、特許請求の範
   囲第２５項に記載の検出回路。 （２７）前記可能化手段が共通のエミッタ形状で一緒に
   結合された１対のトランジスタを含み、前記第２の基準
   電圧が第１のトランジスタのベースに与えられ、前記可
   能化入力が第２のトランジスタのベースに結合され、前
   記可能化ノードが前記第１のトランジスタのコレクタに
   結合される、特許請求の範囲第２４項に記載の検出回路
   。 （２８）前記可能化手段が、前記対のトランジスタのエ
   ミッタに結合された第１の定電流源をさらに含む、特許
   請求の範囲第２７項に記載の検出回路。 （２９）前記可能化手段が、前記可能化入力を前記第２
   のトランジスタのベースに結合する電圧減少手段をさら
   に含む、特許請求の範囲第２８項に記載の検出回路。 （３０）前記電圧源が電流制限手段によつて前記検出ノ
   ードと前記可能化ノードとに結合される、特許請求の範
   囲第２４項に記載の検出回路。 （３１）前記電圧源が電圧減少手段によってさらに前記
   検出ノードと前記可能化ノードとに結合される、特許請
   求の範囲第３０項に記載の検出回路。 （３２）複数個の感知入力信号に応答して感知出力信号
   を発生するように動作する感知手段と；前記感知出力信
   号と可能化信号とに応答し検出信号を発生するように動
   作する出力手段とを含む、検出回路。 （３３）比較器入力信号と基準信号とに応答し前記可能
   化信号を発生するように動作する比較器手段をさらに含
   む、特許請求の範囲第３２項に記載の検出回路。 （３４）前記感知手段が、前記感知入力信号に応答する
   複数個の入力と前記感知出力信号を発生する出力とを有
   するＯＲゲート手段を含む、特許請求の範囲第３３項に
   記載の検出回路。 （３５）前記出力手段が、前記可能化信号に応答する第
   １の入力と前記感知出力信号に応答する第２の入力とを
   有するＡＮＤゲート手段を含み、前記ＡＮＤゲート手段
   は前記検出信号を発生する出力を有する、特許請求の範
   囲第３４項に記載の検出回路。