JPH0124655Y2 - - Google Patents

Description

【考案の詳細な説明】

〔本考案の技術分野〕 本考案は、一連のマイクロワードがプロセツサ
命令の実行を制御するために使用されるマイクロ
プログラム化データ・プロセツサ及びデイジタ
ル・コンピユータにおけるマイクロワード発生機
構に関する。 本考案は、主たる回路部分が大規模集積
（LSI）回路チツプ上に形成されたデータ・プロ
セツサ及びデイジタル・コンピユータにおいて特
に有用である。 〔背景の技術〕 マイクロプログラム化されたデイジタル・コン
ピユータまたはデータ・プロセツサにおいて、内
部記憶ユニツトからマイクロワードが読出され、
内部プロセツサ制御動作を生じる。この制御動作
は、ユーザーのソフトウエア・プログラムから得
られたプロセツサ命令を実行するために必要とな
るものである。マイクロワードは記憶ユニツトか
ら読出され、１時に１つ宛、制御レジスタへセツ
トされる。各マイクロワードは複数の２進ビツト
を含み、その全てまたは１部は複数ビツトの制御
群または制御フイールドとして組識化されてよ
い。制御レジスタはデコーダ機構を駆動し、デコ
ーダ機構は基本的制御地点信号を発生し、これら
信号はデータ・プロセツサに存在する各種のデー
タ・フロー・ゲート及びデータ操作機構を制御す
る。各マイクロワードは、１つのマイクロワー
ド・サイクルの間、データ・プロセツサの内部動
作を制御する。プロセツサ命令を実行するために
は、通常、いくつかのマイクロワードが必要であ
る。あるプロセツサ命令は少数のマイクロワード
を必要とするのみであるが、プロセツサ命令によ
つては、その実行を完了するために多くのマイク
ロワードを必要とするものがある。 マイクロワードは制御記憶機構と呼ばれる別個
の記憶ユニツトに置かれるか、マイクロワードの
排他的使用のために確保されたプロセツサ・メイ
ン・ストレージ・ユニツトの１部に置かれてよ
い。別個の記憶ユニツトが使用される場合、これ
らのユニツトは読出し／書込み型か読出専用型の
いずれでもよい。小型のデータ・プロセツサの場
合、現在の傾向は、マイクロワードをいわゆる読
取専用記憶（ROS）ユニツトに記憶される方向
にある。いずれにせよ、現在使用されているマイ
クロワード記憶ユニツトはランダム・アクセス型
のものであり、記憶ユニツトにおける所望の記憶
位置をアドレスするための通常のアドレシング回
路を含む。 現在の技術動向は、マイクロワード制御記憶部
分を含む主たる回路部分を、LSI回路チツプ上に
設ける傾向にある。その目的は単一の集積回路チ
ツプ上で実行できるデータ処理機能の数を増大さ
せることであり、究極の目的は、単一のチツプ上
に完全なデータ・プロセツサまたはデイジタル・
コンピユータを形成することである。現在のとこ
ろ、多数の回路を単一のチツプ上に集積する最良
の技術は、いわゆる金属酸化物半導体電界効果ト
ランジスタ（MOSFET）技術である。この技術
は、集積回路チツプ上に非常に稠密な回路を形成
することを可能にする。残念ながら、MOSFET
回路は、他の集積回路技術（例えばバイポーラ集
積回路技術）を使用して製造された回路よりも、
幾分遅い動作速度を有する。従つて、MOSFET
回路を使用するデータ・プロセツサ機構の動作速
度を増大させる手段が望まれる。これは、特に、
データ・プロセツサのマイクロワード制御記憶部
分についていえることである。なぜならば、この
部分は、データ・プロセツサの他の部分に対する
基本的制御信号を発生するところだからである。 〔本考案の要約〕 本考案は、MOSFET回路技術を用いて容易に
製造することができ、かつ現在入手可能な同じ大
きさの（全体のマイクロワード・ビツト容量）
MOSFETマイクロワード発生機構で実現される
動作速度よりもかなり早い動作速度を有するマイ
クロワード発生機構を実現する。これは、マイク
ロワード発生機構の中の通常のランダム・アクセ
ス制御記憶ユニツトと、そのアドレシング回路
を、複数のプログラム可能論理アレイ（PLA）
で置換することによつて可能となる。これら
PLAの最初のものは、実行されるべき各プロセ
ツサ命令に応答して、その命令の実行に必要な最
初のマイクロワードを与える。他のPLAは、同
様に各プロセツサ命令に応答して、その命令の実
行に必要な残りのマイクロワードを与える。 最初のPLAでは、比較的少数のマイクロワー
ドが必要とされるに過ぎない。なぜならば、各種
のプロセツサ命令について、非常に限られた種類
の制御動作が最初のマイクロワードで実行されれ
ばよいからである。特に、各種のプロセツサ命令
をグループに分類し、グループ内では各命令につ
いて最初のマイクロワードが同じであるようにす
ることができる。従つて、必要とされる最初のサ
イクルのマイクロワードの種類の数は、実質的
に、全体的なプロセツサ命令セツト中の異なつた
命令の数よりも小さい。この理由により、最初の
マイクロワードPLAは比較的にサイズが小さく、
従つて比較的に早い動作速度を有する。従つて、
各プロセツサ命令に対する最初のマイクロワード
は、比較的迅速に発生される。これによつて、他
のPLAは、各プロセツサ命令について残りのマ
イクロワードを発生するため、より多くの時間を
有することになる。換言すれば、他のPLAのマ
イクロワードは、最初のマイクロワード・サイク
ルが完了するまで必要とされないから、それらの
PLAは幾分大きくてもよく、また幾分遅くても
よいことになる。 最初のマイクロワードPLAは、各プロセツサ
命令に対するマイクロワード・シーケンスの発生
中、優先発走（head start）のビツトを与える。
これは、特にブランチ型及びジヤンプ型のプロセ
ツサ命令の場合に有用である。なぜならば、プロ
セツサ命令の新しいセツトの上で新しいスタート
を開始しなければならない時、マイクロワード発
生機構はより速い反応を起すことができるからで
ある。大部分のユーザー・プログラムはかなりの
ブランチ命令及びジヤンプ命令を含むので、これ
は全体的処理時間のかなりの節減を意味する。 上記の考えは、各プロセツサ命令の実行に必要
な第２のマイクロワードに拡張することができ
る。第２のPLAは、各プロセツサ命令の実行に
必要な第２のマイクロワードを発生するだけのた
めに設けることができる。概して、この第２のマ
イクロワードPLAは、最初のマイクロワード
PLAよりも幾分大きくかつ遅いものとなる。な
ぜならば、第２のマイクロワード・サイクルで
は、多様な制御動作が必要となるからである。し
かし、この第２のマイクロワードPLAは、第２
サイクルのマイクロワードに続く残りのマイクロ
ワードを発生する残りのPLAよりも、小さくか
つ早いものである。別個にされた第２のマイクロ
ワードPLAを使用することによつて、そのよう
な残りのPLAは、有効なマイクロワードを出力
し始めるに当つて、更に多くの時間を有すること
になる。換言すれば、各プロセツサ命令につい
て、最初の２つのマイクロワード・サイクルが完
了してしまうまで、残りのPLAはマイクロワー
ドを与え始める必要はない。 〔第１図のデータ・プロセツサの説明〕 第１図を参照すると、そこにはLSIチツプ上で
組立てるのに特に適したデータ・プロセツサ（デ
イジタル・コンピユータ）１０の機能的ブロツク
図が示される。データ・プロセツサ１０はデー
タ・フロー・ユニツト１１、主記憶装置１２、入
出力（Ｉ／Ｏ）装置１３、制御装置１４、及びク
ロツク発生器１５を含む。データ・フロー・ユニ
ツト１１は中央演算処理装置（CPU）とも呼ば
れ、演算論理機構（ALU）、各種のハードウエ
ア・レジスタ及びカウンタ、局所記憶装置、これ
らの要素を相互に結合する母線システムを含む。
データ・フロー・ユニツト１１はデータの加算、
減算、再配列及び他の操作を実行し、所望の結果
を発生する装置である。制御装置１４は、各種の
制御点信号によつて、データ・フロー・ユニツト
１１、主記憶装置１２、Ｉ／Ｏ装置１３の動作を
制御する。上記の制御点信号は、これら装置に設
けられた各種の回路機構へ与えられる。制御装置
１４は、実行されるべき各プロセツサ命令につい
て、一連のマイクロワードを発生するマイクロワ
ード発生機構を含む。これらのマイクロワードは
制御点信号を発生し、これらの信号は他の装置に
おける基本動作を制御する。 データ・フロー・ユニツト１１は命令レジスタ
１６、Ａレジスタ１７、Ｂレジスタ１８を含む。
Ａレジスタ１７、Ｂレジスタ１８の双方はそれら
の入力回路及び出力回路を多重導線プロセツサ母
線１９へ接続される。それは、複数ビツトの２進
信号を母線１９へ与え、かつ複数ビツトの２進信
号を母線１９から受取るためである。Ａレジスタ
１７及びＢレジスタ１８はALU２０を駆動し、
ALU２０の出力は１組のゲート回路２１を介し
てプロセツサ母線１９へ接続される。ALU制御
回路２２は、制御装置１４から与えられた制御点
信号に応答して、ALU２０によつて実行される
べき特定の算術または論理動作を設定する。更
に、データ・フロー・ユニツト１１はプログラ
ム・カウンタ２３、現命令アドレス・レジスタ２
４、データ・アドレス・カウンタ２５を含む。こ
れらの装置は、主記憶装置１２のために記憶アド
レスを与えるため、プロセツサ母線１９へ接続さ
れる。 更に、データ・フロー・ユニツト１１は局所記
憶装置２６を含む。装置２６には局所記憶アドレ
ス・レジスタ（LSAR）２７及び局所記憶デー
タ・レジスタ（LSDR）２８が付属している。
LSDR２８はプロセツサ母線１９へ接続され、複
数ビツトの２進データをプロセツサ母線１９から
局所記憶装置２６へ（またはその逆方向へ）転送
するために使用される。局所記憶装置２６は、デ
ータ・プロセツサ１０によつて実行されつつある
ユーザー・プログラムの実行中に、データを一時
的に記憶するために使用される各種の汎用レジス
タを含む。説明を簡単にするため、LSAR２７
は、制御装置１４から局所記憶アドレスを受取る
ものと仮定する。 更に、データ・フロー・ユニツト１１は１組の
プリチヤージ（precharge）／デイスチヤージ
（discharge）（PC／DC）回路２９を含む。これ
はプロセツサ母線１９の中にある個々の導線を選
択的にプリチヤージしたりデイスチヤージしたり
するために使用される。PC／DC回路２９は、制
御装置１４から制御点信号母線３０及び３１を介
して、制御ビツト及びマスク・ビツトを受取る。
制御ビツトのコードは、チヤージングまたはデイ
スチヤージング（またはこれら双方）が実行され
るべきかどうかを決定し、マスク・ビツトは、そ
のプロセツサ母線が影響を受けるかを決定する。 １つのレジスタから他方のレジスタへプロセツ
サ母線１９を介してデータを転送するには、先ず
プロセツサ母線１９の全ての線をプリチヤージす
る。その後、選択された源のレジスタが能動化さ
れて、論理１の値を有すべき線を選択的にデイス
チヤージする。デイスチヤージされなかつた線は
論理０の値を表わす。適当な宛先レジスタが能動
化されて、プロセツサ母線１９上に現われた完全
な２進データ・パターンを受取る。 主記憶装置１２は主記憶機構３２、記憶アドレ
ス・レジスタ（SAR）３３、記憶データ・レジ
スタ（SDR）３４を含む。SAR３３は、プログ
ラム・カウンタ２３及びデータ・アドレス・カウ
ンタ２５から記憶アドレスを受取るため、プロセ
ツサ母線１９へ接続される。SDR３４は、主記
憶機構３２からプロセツサ母線１９へ（またはそ
の反対方向へ）データ、命令などを転送するた
め、プロセツサ母線１９へ接続される。 Ｉ／Ｏ装置１３は入出力（Ｉ／Ｏ）機構３５を
含む。Ｉ／Ｏ機構３５はＩ／Ｏ母線３６へ接続さ
れ、Ｉ／Ｏ母線３６はデータ・プロセツサ１０に
関連した各種の周辺装置へ接続される。Ｉ／Ｏ機
構３５は、Ｉ／Ｏレジスタ３７を介してプロセツ
サ母線１９へ接続される。Ｉ／Ｏレジスタ３７
は、Ｉ／Ｏ機構３５からプロセツサ母線１９へ
（またはその反対方向へ）複数ビツトの２進情報
を転送するために使用される。 実行されるべきユーザー・プログラムは、最
初、Ｉ／Ｏ母線３６へ接続された周辺装置の１つ
から、主記憶機構３２へロードされる。これは、
Ｉ／Ｏ機構３５、Ｉ／Ｏレジスタ３７、プロセツ
サ母線１９及び記憶データ・レジスタ３４を介し
て達成される。その後、ユーザー・プログラム
は、主記憶機構３２から順次にユーザ・プログラ
ムを構成する各種のプロセツサ命令を読出すこと
によつて実行される。各プロセツサ命令は、順番
に、SDR３４及びプロセツサ母線１９を介して
命令レジスタ１６へ転送される。命令レジスタ１
６に存在するプロセツサ命令（または少なくとも
その実効動作コード部分）は、制御装置１４へ実
行されるべき特定のプロセツサ命令を知らせるた
め、多重線母線１６ａを介して制御装置１４へ与
えられる。 命令レジスタ１６に存在する各プロセツサ命令
に応答して、制御装置１４にあるマイクロワード
発生機構は、各プロセツサ命令のために一連のマ
イクロワードを発生する。制御装置１４にあるデ
コーダ機構は、１時に１つ宛マイクロワードに応
答して、各マイクロワードのために複数の制御点
信号を発生する。これら制御点信号のあるもの
は、データ・プロセツサ１０にある各種のレジス
タ、カウンタ、及びその他の装置に関してデータ
をロードし、またはデータをゲート・アウトする
ように制御する。図を簡単にするため、各種の入
力ロード制御点線及び出力ゲート制御点線は第１
図に示されていない。制御点信号のあるものは、
局所記憶アドレス・レジスタ２７のためにアドレ
スを与え、また他のものは、ALU制御回路２２
及びPC／DC回路２９に対する制御信号となる。 〔第２図の制御装置の説明〕 ここで第２図を参照すると、そこには第１図の
制御装置１４の代表的構成が詳細に示される。こ
の構成は、本考案に従つて構成されるマイクロワ
ード発生機構の第１実施例を含む。このマイクロ
ワード発生機構は第１サイクルPLA４０、第２
サイクルPLA４１、１組の実効アドレス・デコ
ードPLA４２、及び１組の実行デコードPLA４
３によつて表わされる複数のPLAを含む。これ
らPLA４０−４３の各々は、命令レジスタ１６
に存在するプロセツサ命令に応答して、そのよう
な命令を実行するために必要なマイクロワードを
発生する。 PLA４０及び４１は、それぞれ命令を実行す
るのに必要な第１及び第２のマイクロワードを与
える。次のいくつかのマイクロワードはPLA４
２によつて与えられる。概して、PLA４２によ
つて与えられたマイクロワードは、処理されるべ
きオペランドに対する実効アドレスの計算を実行
し、かつ主記憶機構３２からそのようなオペラン
ドを取出すために使用される。実効アドレスを計
算するマイクロワードが完了した後、プロセツサ
命令を実行するのに必要なマイクロワードの残り
のものが、PLA４３によつて与えられる。これ
らのマイクロワードは、プロセツサ命令を実行す
る。すなわち、それらはプロセツサ命令によつて
要求される所望のオペランドの処理を実行する。
オペランド処理が完了した後、PLA４３は、プ
ロセツサ命令の全体的マイクロワード・シーケン
スを完了するのに必要な他のマイクロワードを与
える。 例として、PLA４２及び４３の各々は、相互
に並列に動作させられる４つのPLAを含むもの
と仮定する。これらのPLAは、所望の数のマイ
クロワードが与えられてしまうまで、反復する１
−２−３−４のシーケンスでマイクロワードを与
える。 PLA４０−４３からのマイクロワードは１時
に１つ宛、制御レジスタ４４へ与えられる。各マ
イクロワードは、制御レジスタ４４に存在する
時、デコーダ４５を駆動する。駆動されたデコー
ダ４５は、１つのマイクロワード制御サイクルの
間、適当な制御点信号を発生する。各マイクロワ
ードは比較的多数のビツトを有し、これらのビツ
トはグループ化されて、いくつかの複数のビツト
より成る制御フイールドにされる。これら制御フ
イールドのあるものは、エンコードされた制御フ
イールドである。これらの制御フイールドは、適
当な個々の制御点信号を発生するため、デコーダ
４５によつてデコードされる。他の制御フイール
ドはエンコードされていないビツト有意の制御フ
イールドである。ビツト有意制御フイールドにあ
るビツト位置は、デコーダ４５をそのまま通過し
て適当な出力制御点線へ与えられる。クロツク発
生器１５はクロツク・パルスを与える。クロツ
ク・パルスは、制御点信号がデコーダ４５の出力
に実際に現われる時点を決定する。ある種のデー
タ・プロセツサにおいては、マイクロワード・サ
イクル当り１つのクロツク・パルスが存在する
が、データ・プロセツサによつては、各マイクロ
ワード・サイクルに対して、時間的にスペースを
置かれた１群のクロツク・パルスが存在する。 制御レジスタ４４へロードされるべき特定のマ
イクロワードの選択は、PLA出力ゲート４６−
４９、及びマイクロワード自体によつて発生され
るPLA出力ストローブ・パルス（ストローブ母
線Ｓ１−Ｓ４上にある）によつて達成される。制
御レジスタ４４に存在する各マイクロワードは
PLAストローブ・パルスを発生し、このパルス
は、制御レジスタ４４に対して次のマイクロワー
ドを与えるべきPLAを選択する。制御レジスタ
４４へマイクロワードを与えるPLAと同じ数の
異なつたPLAストローブ制御点線がデコーダ４
５から出され、それらの各々はPLA出力ゲート
の異なつた１つへ接続される。各マイクロワード
にある制御フイールドの１つは、PLAストロー
ブ制御フイールドである。各マイクロワードにつ
いて、このPLAストローブ制御フイールドはデ
コードされ、PLAストローブ制御点線の特定の
１つが能動化される。それは、特定のPLAに対
する出力ゲートを能動化し、そのPLAから制御
レジスタ４４へマイクロワードを通過させるため
である。 このようにして、PLA４０から与えられたマ
イクロワードが制御レジスタ４４に存在する時、
デコーダ４５から母線Ｓ２上のPLA出力ストロ
ーブ・パルスが発生される。このパルスはゲート
４７を能動化して、PLA４１から制御レジスタ
４４へマイクロワードを通過させる。PLA４１
からのマイクロワードが制御レジスタ４４に存在
する時、それはデコーダ４５から母線Ｓ３中に含
まれる線Ｓ３ａ（図示せず）上にPLAストロー
ブ・パルスを発生する。このパルスは、実効アド
レス・デコードPLAの最初のものから制御レジ
スタ４４へマイクロワードを与えさせる。同様
に、最初の実効アドレス・デコードPLAから生
じたマイクロワードは、母線Ｓ３中の線Ｓ３ｂ
（図示せず）上にPLAストローブ・パルスを発生
する。このパルスは、第２の実効アドレス・デコ
ードPLAからマイクロワードを選択する。以下
同様である。PLA４３からの最後のマイクロワ
ードは母線Ｓ１上にPLAストローブ・パルスを
発生する。このパルスは、制御レジスタ４４へ与
えられるべき他のマイクロワードをPLA４０か
ら発生する。このようにして、制御レジスタ４４
に存在する各マイクロワードは、制御レジスタ４
４へ与えられるべき次のマイクロワードの源を選
択するように働く。 PLA４０，PLA４１，PLA４２，PLA４３の
各々は適当な数の「積」線によつて出力ORアレ
イへ接続された入力ANDアレイを含む。現在の
実施例において、これらPLAの各々は「静的」
PLAである。後の実施例では、「動的」PLAが使
用される場合を説明する。 PLA４０の場合、命令レジスタ１６にある命
令ビツトは母線１６ａを介して直後に、PLAの
ANDアレイに対する入力線へ与えられる。命令
ビツトの特定のコードに対応して、ANDアレイ
は特定の「積」線を能動化する。特定の「積」線
の能動化は、PLAのORアレイをして、そのOR
アレイ出力線上に特定のマイクロワード・ビツ
ト・パターンを発生せしめる。ORアレイ出力線
はゲート４６の入力へ接続される。PLA４０の
ためのORアレイの各「積」線は、異なつたマイ
クロワードを与えるため個性化される。PLA４
０のANDアレイは個性化され、異なつたプロセ
ツサ命令に対する異なつた命令ビツト・コードが
適当な「積」線を能動化するようにされる。
PLA４０の場合、比較的に少数のマイクロワー
ドのみが必要である。なぜならば、異なつたプロ
セツサ命令をグループにまとめ、グループ内の各
命令については、１つの同じマイクロワードを使
用するようにすることができるからである。 PLA４１は、各種のプロセツサ命令のために
第２マイクロワードを与えるように構成されかつ
接続される。概して、PLA４１はPLA４０より
も幾分多数のマイクロワードを含む。しかし、
PLA４１における異なつたマイクロワードの数
は、プロセツサ命令セツトにおける異なつたフロ
セツサ命令の全数よりも実質的に少ない。 各プロセツサ命令に対する第１及び第２サイク
ルの後では、残りのマイクロワード・サイクルに
対するマイクロワードは、PLA４２及び４３か
ら得られる。このため、命令レジスタ１６から取
られたプロセツサ命令ビツトが、エンコード
PLA５０の入力ANDアレイへ与えられる。それ
に応答して、PLA５０の出力ORアレイは、PLA
５０の入力へ与えられつつあるプロセツサ命令を
独特に表示する命令識別（ID）番号を出力する。
この命令識別番号は、PLA５０の入力へ与えら
れたプロセツサ命令ビツトよりも、少ない数のビ
ツトを有する。これは、PLA４２及び４３で要
求されるANDアレイ入力線の数を減少させる。
現在の実施例において、PLA５０は静的PLAで
あり、PLA４２及び４３と比較して、相対的に
小さなサイズを有する。 前のプロセツサ命令に対するマイクロワード・
シーケンスの終り近くで、新しいプロセツサ命令
に対する命令識別番号が、デコーダ４５から与え
られる適当な制御点信号によつて、複数段レジス
タ５１へロードされる。この制御点信号は制御点
線５２上に現われ、かつシーケンス・カウンタ５
３及び５４の各々をゼロ状態へリセツトするた
め、これらカウンタのリセツト端子へ与えられ
る。 レジスタ５１から取られた複数ビツトの命令識
別番号は、PLA４２の各々におけるANDアレイ
の第１群の入力へ与えられる。シーケンス・カウ
ンタ５３から取られた複数ビツトのシーケンス・
カウント番式は、PLA４２の各々におけるAND
アレイの第２群の入力へ与えられる。これらの組
合せられた入力、命令識別番号、及びシーケン
ス・カウント番号は、実効アドレス・デコード
PLAの各々をして、特定のマイクロワードを選
択せしめるとともに出力させる。これらのマイク
ロワードは、１時に１つ宛制御レジスタ４４へ与
えられる。最後のマイクロワードが制御レジスタ
４４へ与えられたとき、シーケンス・カウンタ５
３は１だけ増進される。それは、PLA４２へ他
のシーケンス・カウント番号を与えるためであ
る。これは、PLA４２の各々をして、他のマイ
クロワードを選択させると共にそれを出力され
る。これらの他のマイクロワードは１時に１つ宛
制御レジスタ４４へ与えられ、PLA４２の入力
へ更にシーケンス番号を与えるため、再びシーケ
ンス・カウンタ５３が増進される。この過程は、
実行されつつあるプロセツサ命令について、所望
の数の実効アドレス・デコード・マイクロワード
が発生されてしまうまで、必要に応じて何度も繰
返される。 PLA４３は、現在のプロセツサ命令の実行を
完了するのに必要な残りのマイクロワードを発生
するため、同じように動作する。PLA４２から
制御レジスタ４４へロードされた最後のマイクロ
ワードは、ストローブ母線Ｓ４上に適当なPLA
出力ストローブ信号を発生する。それは、PLA
４３からのマイクロワードの選択を開始するため
である。その後、PLA４３から発生した各マイ
クロワードは、制御レジスタ４４へ与えられるべ
き次の実行デコード・マイクロワードを選択する
ために使用される。最後の実行デコード・マイク
ロワードは、適当なPLAストローブ信号を発生
してPLA４０から出力を選択し、次のプロセツ
サ命令のためにマイクロワード・シーケンスを開
始するために使用される。PLA４３のためのシ
ーケンス・カウンタ５４は、PLA４３によつて
与えられたマイクロワードの各組のために、１度
だけ増進される。 現在のプロセツサ命令に対するマイクロワー
ド・シーケンスは、現在のプロセツサ命令を実行
する外に、主記憶機構３２から次のプロセツサ命
令を取出し、それを命令レジスタ１６へロードす
る。これは、プログラム・カウンタ２３を増進さ
せ、主記憶機構３２にある次のプロセツサ命令に
アクセスするため、増進されたプログラム・カウ
ントを記憶アドレス・レジスタ３３へ与えること
によつて達成される。命令レジスタ１６に対する
次のプロセツサ命令のロードは、それが現在のプ
ロセツサ命令の実行完了に影響を与えない時点に
なされる。具体的には、それはPLA４０及び４
１が現在の命令についてそれらのマイクロワード
を与え、かつ現在の命令について命令識別番号が
レジスタ５１へロードされた後になされる。 〔第２図の制御装置の動作の説明〕 PLA４０及び４１の各々は比較的小さなサイ
ズで、従つて比較的に早い動作速度を有する。具
体的に説明すれば、PLA４０は、命令レジスタ
１６からプロセツサ命令ビツトの新しい組を受取
つた後、50ナノ秒以内で有効な出力マイクロワー
ドを発生できるように、十分に小さくかつ十分に
高速である。これによつて、制御装置の構成は、
その中で各マイクロワード制御サイクルが例えば
50ナノ秒の持続時間を有するように作ることがで
きる。他方、PLA４１は、PLA４０よりも幾分
大きくかつ幾分低速であることができる。これ
は、PLA４０へ割当てられた50ナノ秒がPLA４
１へ追加の50ナノ秒を与えて、有効な出力マイク
ロワードを発生させるようにするからである。従
つて、PLA４１に対する要件は、それが命令レ
ジスタ１６から新しい命令ビツトを受取つた後、
100ナノ秒以内で有効な出力マイクロワードを発
生できることである。 PLA４０及び４１を使用することによつて、
PLA４２は有効な出力マイクロワードを発生し
始めるに当つて、追加的な100ナノ秒を有するこ
とになる。換言すれば、PLA４２は、最初の有
効な実効アドレス・マイクロワードを与えるた
め、150ナノ秒までの時間を有することになる。
これは、エンコードPLA５０が命令識別番号を
発生し、レジスタ５１がその番号を受取つてそれ
をPLA４２へ与え、PLA４２がそのような番号
に応答して、最初の実効アドレス・マイクロワー
ドを発生するのに必要な時間を与える。 或る種のプロセツサ命令の場合、新しい命令を
命令レジスタ１６へロードし、PLA４０，４１，
５０の出力が次の命令のために必要とされる前
に、これらPLAを能動化するための十分の時間
が存在する。しかし、これはいわゆるブランチ命
令及びジヤンプ命令の場合にはあてはまらない。
もしブランチ条件またはジヤンプ条件が満足させ
られるならば、新しい「シーケンス外の」プロセ
ツサ命令が命令レジスタ１６へ迅速にロードさ
れ、その実行ができるだけ早く開始されねばなら
ない。PLA４０及び４１によつて与えられる早
い反応時間及び優先発走が、これを可能にする。
換言すれば、PLA４０及び４１は、ブランチ型
及びジヤンプ型のプロセツサ命令の効率をかなり
高める。曲型的なユーザー・プログラムは、時間
の60％をブランチ命令及びジヤンプ命令で使用す
るので、これはデータ・プロセツサの効率の点で
大きな改善となる。 PLA４０及び４１を比較的小さくかつ高速に
することができる理由は、各種のプロセツサ命令
の第１及び第２マイクロワード制御サイクルに対
しては、比較的に少数の異なつたマイクロワード
が必要となるに過ぎないからである。換言すれ
ば、完全なプロセツサ命令セツトを形成する各種
のプロセツサ命令を、第１組のグループへ分類
し、第１サイクルのマイクロワードがグループ内
の各命令について同一になるようにすることがで
きる。同様に、各種のプロセツサ命令を第２組の
グループに分類し、第２のマイクロワードがグル
ープ内の各命令について同一になるようにするこ
とができる。従つて、PLA４０及び４１の各々
は、特定のプロセツサ命令が帰属する包轄的な種
類又はグループを認識するだけでよい。PLAは、
各命令の具体的ビツトの全てを認識したりそれら
に応答したりする必要はない。

【表】 表１は、各種のプロセツサ命令について、最初
のマイクロワード・サイクルの間に必要となる制
御動作の限られた数の種類を示す。表１におい
て、プロセツサ命令のセツトは、第１サイクル・
マイクロワードのために、３つの異なつたグルー
プまたは種類へ分類される。この場合、３つだけ
の異なつたマイクロワードがPLA４０によつて
与えられる必要がある。第１のマイクロワードは
グループの命令のために与えられ、第２のマイ
クロワードはグループの命令のために与えら
れ、第３のマイクロワードはグループの命令の
ために与えられる。表１に示されるように、これ
らマイクロワードの各々は、次のマイクロワード
の源を選択するために、PLA出力ストローブ信
号を発生する。更に、これらマイクロワードの
各々は、プログラム・カウンタ（PC）２３に存
在しているプログラム命令アドレスを、現命令ア
ドレス・レジスタ（CIAR）２４へロードするた
めの制御点信号を発生する。現命令アドレス・レ
ジスタ２４は、複数ワード・プロセツサ命令の場
合に使用される。そのような場合、CIAR２４
は、複数ワード命令の第１ワードの記憶アドレス
を保持するために使用される。その後、プログラ
ム・カウンタ２３は、プロセツサ命令の第２、第
３ワードを順番にアドレスするために更新され
る。複数ワード命令の第１ワードは有効な動作コ
ードを含み、かつそのワードは命令レジスタ１６
へロードされるワードである。複数ワード命令の
追加のワードは、データの即値、オペランド・ア
ドレス情報などを与える。 表１に示されるように、グループにおける各
プロセツサ命令の第１マイクロワードは、命令レ
ジスタ（IR）１６に存在する命令ワードをＡレ
ジスタ１７へセツトするように使用される。グル
ープ命令の最初のマイクロワードは、異なつた
動作を与える。グループのマイクロワードは、
複数ビツトの定数ＫをＢレジスタ１８へロードさ
せる。定数ＫはPC／DC回路２９によつて発生さ
れ、多重導線１９（プロセツサ母線）を介してＢ
レジスタ１８へ転送される。グループにおける
プロセツサ命令の第１マイクロワードは、局所記
憶機構（LS）２６で出力されつつある複数ビツ
トの２進値を局所記憶データ・レジスタ
（LSDR）２８へ転送するように働く。更に、グ
ループの第１サイクル・マイクロワードは、多
重導線１９に含まれる線の全てをプリチヤージす
る。このプリチヤージは、PC／DC回路２９によ
つて達成される。前に言及したように、導線１９
のブランケツト・プリチヤージは、１つのレジス
タから他のレジスタへ導線１９を介して複数ビツ
トの２進値を転送する場合に実行される第１ステ
ツプである。

〔第３図の制御装置の説明〕

第３図を参照すると、そこには第１図の制御装
置１４に対応する制御装置６０の構成が詳細に示
される。第３図は本考案に従つて構成されるマイ
クロワード発生機構の第２実施例を示す。 第３図の制御装置６０において、各プロセツサ
命令の実行を制御するために使用されるマイクロ
ワードは、PLA６１−６６によつて与えられる。
第１サイクルPLA６１は第２図の第１サイクル
PLA４０に対応し、第２サイクルPLA６２は第
２図の第２サイクルPLA４１に対応する。第３
図において、実効アドレス・デコードPLA及び
実行デコードPLAの別個の組は設けられていな
い。その代りに、実効アドレス計算機能及び実行
機能は、ＡデコードPLA６３、ＢデコードPLA
６４、ＣデコードPLA６５、及びＤデコード
PLA６６によつて表わされる４つのPLAによつ
て与えられる。 第３図では、制御レジスタ及びデコーダの２つ
の組（Ａ組及びＢ組）が使用される。Ａ組は、制
御レジスタ６７及び６８、及びデコーダ６９によ
つて表わされる。Ｂ組は、制御レジスタ７０及び
７１及びデコーダ７２によつて表わされる。 制御装置６０はクロツク発生器７３によつて駆
動される。クロツク発生器７３は、第１図及び第
２図のクロツク発生器１５の代りに使用される。
クロツク発生器７３は、２相非重複クロツク発生
器である。それは、インタリーブされかつ重複し
ないクロツク・パルスの２つの組（Ａ組とＢ組）
を発生する。Ａ組のクロツク・パルスはＡゲート
７４を定期的に能動化し、Ｂ組のクロツク・パル
スはＢゲート７５を定期的に能動化する。このよ
うな能動化は、インタリーブされかつ重複しない
態様で行なわれる。こうして、Ａデコーダ６９及
びＢデコーダ７２は、Ａ−Ｂ−Ａ−Ｂ−Ａ−Ｂの
交替する態様で制御点信号を発生するように条件
づけられる。Ａデコーダ６９から出る制御点線
は、Ｂデコーダ７２から出る対応する制御点線と
OR結合され、第１図のデータ・プロセツサに含
まれる多くの構成要素が、ＡまたはＢのクロツク
位相で、制御点信号を受取ることができる。 PLLA６１，６３，６５は、Ａ制御レジスタ６
７へ１時に１つ宛、それらのマイクロワードを与
える。各マイクロワードは、順番にＡ制御レジス
タ６８へ送られ、Ａデコーダ６９を駆動して、出
力制御点信号を発生させる。これらの信号は、Ａ
クロツク位相中にＡゲート７４によつて送出され
る。同様に、時間的にインタリーブされた態様
で、PLA６２，６４，６６は、Ｂ制御レジスタ
７０へ１時に１つ宛、それらのマイクロワードを
与える。それらのマイクロワードはＢ制御レジス
タ７０からＢ制御レジスタ７１へ転送され、Ｂデ
コーダ７２を駆動して制御点信号を発生する。こ
れらの信号は、Ｂクロツク位相の間に、Ｂゲート
７５によつて送出される。 第２図と同じように、各マイクロワードは
PLA出力ストローブ信号を発生する。この信号
は次のPLAを選択し、制御レジスタへ与えられ
るべき次のマイクロワードを発生させる。第３図
において、Ａデコーダ６９からのPLAストロー
ブ信号は、Ａ制御レジスタ６７へ与える次のマイ
クロワードを発生させるため、PLA６１，６３，
６５の１つを選択する。PLA６１は、所与のプ
ロセツサ命令のために必要な最初のマイクロワー
ドを発生させるためにのみ選択される。その後、
Ａ制御レジスタ６７へ与えられるマイクロワード
は、PLA６３及び６５から交互に取られる。Ａ
デコーダ６９から出るPLA出力ストローブ信号
は、Ｓ１，SA，SBと表示され、これらは個々に
PLA出力バツフア７６，７７，７８のそれぞれ
へ与えられる。 同様に、Ｂデコーダ７２によつて出力される
PLA出力ストローブ信号Ｓ２，SB，SDは、Ｂ制
御レジスタ７０へ与えられる次のマイクロワード
を発生させるため、PLA６２，６４，６６の１
つを選択する。PLAストローブ信号Ｓ２，SB，
SDは、PLA出力バツアフ７９，８０，８１のそ
れぞれへ個別的に与えられる。PLA６２のため
のＳ２ストローブ信号は、所与のプロセツサ命令
について、第２マイクロワード・サイクルに対す
るマイクロワードを発生させるためにのみ能動化
される。その後、残りのマイクロワードは、
PLA６４及び６６から交互に得られる。 これまで説明したように、マイクロワードの多
重化は、各プロセツサ命令について、PLA６１
−６６から次の順序で一連のマイクロワードを発
生させる。１，２，Ａ，Ｂ，Ｃ，Ｄ，Ａ，Ｂ，
Ｃ，Ｄ，Ａ，Ｂ，……。番号及び文字は源の
PLAを表わす。PLA６１及び６２は、第１及び
第２のマイクロワードのみを与える。所与のプロ
セツサ命令のための残りのマイクロワードは、Ａ
−Ｂ−Ｃ−Ｄの順にＡ，Ｂ，Ｃ，Ｄのそれぞれの
デコードPLAから取られる。追加のマイクロワ
ードの正確な数は、その特定のプロセツサ命令の
実行を完了させるのに必要な数である。 前と同じように、PLA６１及び６２は、命令
レジスタ１６から直接にプロセツサ命令ビツトを
受取る。他方、PLA６３−６６は、エンコード
PLA８２及びレジスタ８３を使用する。エンコ
ードPLA８２は、命令レジスタ１６に存在する
プロセツサ命令を、より少ない数のビツトを有す
る独特の命令識別番号へ変換する。この命令識別
番号は、レジスタ８３を介して、PLA６３，６
４，６５，６６の各々の入力へ（第１の入力群
へ）与えられる。これらのＡ，Ｂ，Ｃ，Ｄのデコ
ードPLAは、更にシーケンス・カウンタ８４及
びカウンタバツフア・レジスタ８５を使用する。
カウンタ８４からのシーケンス・カウントは、Ａ
及びＢのデコードPLAの第２の入力群へ直接に
与えられるとともに、レジスタ８５を介して、Ｃ
及びＤのデコードPLAの第２の入力群へ与えら
れる。エンコードPLA出力レジスタ８３は制御
点信号パルスＳ０によつてロードされるととも
に、シーケンス・カウンタ８４及びレジスタ８５
は、同一のパルスによつてゼロへリセツトされ
る。シーケンス・カウンタ８４は、PLA出力ス
トローブ・パルスSBによつて、Ａ，Ｂ，Ｃ，Ｄ
マイクロワードの各組のために１回だけ増進され
る。バツフア・レジスタ８５は、PLA出力スト
ローブ・パルスSCによつて、Ａ，Ｂ，Ｃ，Ｄマ
イクロワードの各組のために１回だけ再ロードさ
れる。 マイクロワードを発生するPLA６１−６６の
各々は、いわゆる動的PLAまたはクロツク化
PLAである。そのようなものとして、各PLAは、
有効な入力ビツト・パターンに応答して、有効な
出力ビツト・パターンを発生するため、４つの時
間にスペースを置かれたクロツキング・パルスＣ
１，Ｃ２，Ｃ３，Ｃ４の組を使用する。PLA６
１−６６の連続した１つに対するＣ１−Ｃ２−Ｃ
３−Ｃ４クロツク・パルスの組は、１つのマイク
ロワード・サイクルによつて相互にオフセツトさ
れる。従つて、第2PLAのためのＣ１パルスは、
第1PLAのためのＣ２パルスと一致し、第3PLA
のためのＣ１パルスは、第2PLAのためのＣ２パ
ルスと一致する。以下同様である。これらのＣ１
−Ｃ４内部クロツキング・パルスは、PLAクロ
ツク論理回路８６から得られる。PLAクロツク
論理回路８６は、Ｓ０制御点信号、及び各種の
PLA出力ストローブ信号Ｓ１，Ｓ２，SA，SB，
SC，SDによつて駆動される。これらのストロー
ブ信号は、PLA６１−６６の異なつたものによ
つて必要とされるＣ１−Ｃ４内部クロツキング・
パルスの異なつた組を発生するため、必要にして
十分な情報を含む。 第２図の実施例と同じように、第１サイクル
PLA６１及び第２サイクルPLA６２は、世のマ
イクロワード発生PLA６３−６６よりも小さく
かつ速度が早い。PLA６１，６２はPLA６３−
６６よりも少ない数のマイクロワードを含む。

【図面の簡単な説明】

第１図は本考案が有利に使用されてよいデイジ
タル・データ・プロセツサの機能的ブロツク図、
第２図は本考案に従つて構成されたマイクロワー
ド発生機構を含むデータ・プロセツサ制御装置の
機能的ブロツク図、第３図は本考案に従つて構成
されたマイクロワード発生機構の他の実施例を示
す機能的ブロツク図である。 １４……制御装置、１５……クロツク発生器、
４０……第１サイクルPLA、４１……第２サイ
クルPLA、４２……実効アドレス・デコード
PLA、４３……実行デコードPLA、４４……制
御レジスタ、４５……デコーダ、４６，４７，４
８，４９……PLA出力ゲート、５０……エンコ
ードPLA、５１……複数段レジスタ、５３，５
４……シーケンス・カウンタ。

Claims (1)

1. 【実用新案登録請求の範囲】 複数のプロセツサ命令の実行を制御するため該
   プロセツサ命令の各々に対応する一連のマイクロ
   ワードをそれぞれ使用するマイクロプログラム化
   データ・プロセツサにおいて、 実行されるべきプロセツサ命令の動作決定部分
   に応答して、当該プロセツサ命令の実行に必要な
   前記一連のマイクロワードのうち第１のマイクロ
   ワードを発生する第１のプログラム可能論理アレ
   イと、 前記実行されるべきプロセツサ命令の動作決定
   部分に応答して、当該プロセツサ命令の実行に必
   要な前記一連のマイクロワードのうち第２のマイ
   クロワードを発生する第２のプログラム可能論理
   アレイと、 前記実行されるべきプロセツサ命令の動作決定
   部分に応答して、当該プロセツサ命令の実行に必
   要な前記一連のマイクロワードのうち残りのマイ
   クロワードを発生する少くとも１つの追加プログ
   ラム可能論理アレイを備え、 前記複数のプロセツサ命令は第１のマイクロワ
   ード・サイクルの間に必要となる制御動作の異な
   る組合せに応じて第１組の複数グループへ類別さ
   れ且つ各グループ内のプロセツサ命令に対応する
   前記第１のマイクロワードがそれぞれ同一になる
   ようにされており； 前記第１のプログラム論理可能アレイは実行さ
   れるべき各プロセツサ命令の動作決定部分を構成
   するビツトのうち当該プロセツサ命令が属する前
   記第１組の複数グループ内の特定グループを識別
   するに必要なビツトのみに応答するように構成さ
   れており； さらに前記複数のプロセツサ命令は第２のマイ
   クロワード・サイクルの間に必要となる制御動作
   の異なる組合せに応じて第２組の複数グループへ
   類別され且つ各グループ内のプロセツサ命令に対
   応する前記第２のマイクロワードがそれぞれ同一
   になるようにされており； 前記第２のプロセツサ論理可能アレイは実行さ
   れるべき各プロセツサ命令の動作決定部分を構成
   するビツトのうち当該プロセツサ命令が属する前
   記第２組の複数グループ内の特定グループを識別
   するに必要なビツトのみに応答するように構成さ
   れているマイクロワード発生機構。