JPH05224929A

JPH05224929A - コンピユータ、パイプライン処理方法及び命令処理方法

Info

Publication number: JPH05224929A
Application number: JP4288385A
Authority: JP
Inventors: Gordon T Davis; ゴードン・ティ・デイビス; Sebastian T Ventrone; セバスチアン・テオドール・ベントロン; John J Reilly; ジョン・ジョセフ・ライリイ; Baiju D Mandalia; バイジュ・ディラジュラル・マンダリア; Michael G Holung; マイケル・ジョージ・ホラング; Jr William R Robinson; ウイリアム・ロバート・ロビンソン、ジュニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-11-26
Filing date: 1992-10-27
Publication date: 1993-09-03
Anticipated expiration: 2010-12-25
Also published as: US5459843A; JPH07122853B2; EP0544083A2; EP0544083A3

Abstract

(57)【要約】【目的】並列モードで動作されるパイプライン化され
たＲＩＳＣタイプのプロセツサ及び複数のプログラム・
インストラクシヨン・セツトからのインストラクシヨン
の処理方法を与える。【構成】パイプライン化されたプロセツサは、インス
トラクシヨン取り出しユニツト、インストラクシヨン・
デコード・ユニツト及びｎ個の実行ユニツトを含む。各
実行ユニツトはほぼ同じ処理サイクル時間で動作する
が、インストラクシヨン取り出しユニツト及びインスト
ラクシヨン・デコード・ユニツトの動作速度は、パイプ
ラインの各フエーズがほぼ１マシン・サイクル内でｎ個
のインストラクシヨンを別々に実行するように、実行ユ
ニツトの上述の処理サイクル時間の少なくともｎ倍であ
る。タイミング及び制御回路は、インストラクシヨンの
動作のタイミング及びシーケンスを制御するために、各
主要素子に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、短縮命令セツト・コン
ピユータ（Reduced Instruction Set Computer-ＲＩＳ
Ｃ）アーキテクチヤ、より詳細に言えば、並列モードで
動作され、パイプライン化されたＲＩＳＣタイプのプロ
セツサの性能を改善することと、それに関連した処理方
法とに関する。

【０００２】

【従来の技術】

【発明が解決しようとする課題】従来の多くの短縮命令
セツト・コンピユータ（ＲＩＳＣ）のプロセツサは、プ
ロセツサの機能が或る種の基本フエーズ（basic phas
e）、または基本ユニツトに分割されているパイプライ
ンの原理に基礎を置いている。パイプライン化の技術
は、デイジタル信号プロセツサ（ＤＳＰ）技術において
特に広く知られている。パイプライン・プロセツサは、
命令の処理機能を、少なくとも３つのパイプライン・フ
エーズに分けることによつて実行速度を増加する。この
フエーズ分割は、前の命令がデコードされ、その命令が
実行される前に、他の命令の取り出しを可能にする。通
常、パイプラインの各フエーズは完了するのに１処理サ
イクルを必要とし、従つて、１つの命令を処理する（即
ち、命令を取り出し、デコードし、そして実行する）た
めの合計の経過時間は３つのマシン・サイクルの間であ
る。然しながら、パイプライン化された３フエーズの動
作の従来の技術的性質のために、平均スループツトは、
１マシン・サイクル当り１命令である。

【０００３】パイプラインが一杯になると、プロセツサ
の性能は、完了するのに最も長時間を必要とするフエー
ズによつて制限される。パイプライン処理において、通
常、実行フエーズがある。従つて、プロセツサは、通
常、取り出しフエーズ及びデコード・フエーズの両方に
余つた時間を持つている。本発明は、すべてのプロセツ
サ・フエーズを最大限に利用しようとするものである。

【０００４】ＲＩＳＣタイプのプロセツサの性能を改善
する試みが従来から行なわれている。１つの試みは、プ
ロセツサを動作するのに用いられる技術を変更すること
であり、その結果、プロセツサは、より高いクロツク周
波数で動作することになつた。然しながら、現在確立さ
れている技術を変更することは、現用のアーキテクチヤ
に対して、新しい技術の適用に付随する大きなリスクを
伴い、しかも、多くの時間及びリソースを必要とする。
加えて、新技術に転向した後においてさえも、より高速
度の処理フエーズは、あり余る処理時間と、使用しない
余分な時間を持つことになる。

【０００５】プロセツサの速度を増加する従来の他の技
術は、プロセツサの命令セツトを、より速い命令セツト
に向ける技術である。然しながら、より高速度の命令を
付加することは、それらの命令を用いるためのソフトウ
エアのコード化を必要とする。若し、大きなソフトウエ
ア・アプリケーシヨンの基礎が、プロセツサのために既
に存在しているならば、新規で、より高速度の命令を使
用することは、時間と費用とが必要なので、現在のソフ
トウエアが再コード化されるという期待は薄い。加え
て、このようなソフトウエアの変更は、しばしば、古い
マシンとの互換性のないソフトウエア・プログラムにな
る。いずれにしても、このアプローチは、より高速のフ
エーズにおける過剰で未使用の時間を持つパイプライン
化されたプロセツサの本質的な問題を解決しない。

【０００６】従つて、技術の変更とか、より複雑な命令
セツトを必要としないで、命令のスループツトを向上さ
せ、しかも、すべての処理フエーズを最大限に利用する
新しいＲＩＳＣタイプのパイプライン化されたプロセツ
サが必要である。本発明はそのようなプロセツサと、そ
れに関連した処理方法とを提供するものである。

【０００７】

【課題を解決するための手段】本発明は、概念的に言え
ば、ｎ個のプログラム命令セツトからの複数の命令の実
質的に並列でパイプライン化された処理をするための縮
小命令セツト・コンピユータ（ＲＩＳＣ）を含んでい
る。ＲＩＳＣタイプのコンピユータは、ｎ個の命令セツ
トの各々からコンピユータ命令を取り出すための命令取
り出しユニツトと、取り出した命令をデコードするため
の命令デコード・ユニツトとを含んでいる。ｎ個の実行
ユニツトは、命令デコード・ユニツトによつてデコード
された命令を実行するために、並列に接続されている。
ｎ個の実行ユニツトの各々は、実質的に同じサイクル時
間を持つており、夫々のユニツトはｎ個の命令セツトの
対応するものからのデコードされた命令だけしか実行し
ない。命令取り出しユニツト及び命令デコード・ユニツ
ト夫々が並列に接続された実行ユニツトのサイクル時間
と等しいサイクル時間内にあるような命令取り出しユニ
ツト及び命令デコード・ユニツトによつて、複数の命令
が別々に処理されるように、タイミング及び制御回路
は、命令取り出しユニツトと、命令デコード・ユニツト
と、ｎ個の命令セツトからの命令に関する動作のタイミ
ング及び順序を制御するためのｎ個の実行ユニツトとに
接続されている。

【０００８】ＲＩＳＣタイプのアーキテクチヤの付加的
な他の特徴として、本発明は、少なくとも取り出し、デ
コード及び実行フエーズを有するパイプライン化された
プロセツサを通して命令を処理するための新規な方法を
含んでおり、実行フエーズは、同じサイクル時間で動作
する並列に接続されたｎ個の実行ユニツトを用いて遂行
される。本発明の方法は、以下のステツプを含んでい
る。即ち、それらのステツプは、一連のｎ個の命令を取
り出すステツプと、他の一連のｎ個の命令を同時に取り
出している間に、取り出された一連のｎ個の命令をデコ
ードするステツプと、ｎ個の実行ユニツトの各々が、デ
コードされたｎ個の命令の内の１つだけしか実行しない
ように、他の一連のｎ個の命令のデコードと、新しい一
連のｎ個の命令の取り出しとを同時に行なつている間
に、デコードされた一連のｎ個の命令を実行するための
ｎ個の実行ユニツトを使用するステツプと、実行ユニツ
トの各々が、デコードされた一連のｎ個の命令の内の１
つだけしか実行しないように、新しい一連のｎ個の命令
のデコードと、他の新しい一連の命令の取り出しとを同
時に行なつている間に、デコードされた他の一連のｎ個
の命令を実行するためのｎ個の実行ユニツトを使用する
ステツプと、複数の命令が並列のパイプラインの態様で
別個に処理されるように、複数個の命令の列を実行する
ステツプを反復し、かつ、実行ユニツトの動作サイクル
時間のｎ倍で取り出し及びデコードするステツプを完成
するステツプとである。

【０００９】要約すると、本発明は、パイプライン中の
重複しない次の素子にインターリーブされた出力を有す
るＲＩＳＣタイプのアーキテクチヤにおいて、最も低速
度の複数の素子的ユニツトを与えることによつて、処理
性能を顕著に改善する。この処理の改善は、従来のＲＩ
ＳＣタイプのプロセツサと同様の基本的プロセツサ構成
と、同じ命令セツトを持つ同じ技術とを使用して達成可
能である。更に、これらの増加された速度は、従来の技
術に従つて必要とされる半導体回路領域よりも可成り少
ない半導体領域しか必要としないで達成することができ
る。本発明の１実施例においては、例えば、速度を２倍
にするために、従来の技術に従つた場合に必要とする半
導体回路領域の大きさのたつた５０％の量しか増加しな
い。

【００１０】

【実施例】添付図面を参照して本発明の実施例を以下に
説明するが、異なつた図面でも同じ素子には同じ参照数
字を付すことによつて、説明の冗長を避けている。

【００１１】図１は従来のＲＩＳＣタイプのパイプライ
ン・プロセツサ中で必須の素子を示したブロツク図であ
る。これらの素子的ユニツトは、取り出しユニツト１０
と、デコード・ユニツト２０と、実行ユニツト３０とを
含んでいる。取り出しユニツト１０は、プロセツサに対
しては外部にあるメモリ中に通常ストアされている命令
データにアクセスするためのアドレスを発生する。代表
的な取り出しユニツト１０は、図２に示されており、一
連の命令を実行する場合、前のアドレスを現在のアドレ
スに増加するために動作するシーケンサ、即ちインクレ
メンタ１１を含んでいる。インクレメンタ１１の出力
と、デコード・ユニツト２０（図１）中のアドレス発生
装置（図示せず）の出力とは、マルチプレクサ１２への
入力として与えられ、マルチプレクサ１２の出力は命令
アドレス・レジスタ１４の入力に与えられる。命令アド
レス・レジスタ１４からのアドレス命令は、命令アドレ
ス・バス（ＩＡＢ）１５を介して命令メモリ４０（図
１）と、前アドレス・レジスタ１３とに送られる。前ア
ドレス・レジスタ１３は、プロセツサのタイミング及び
制御ロジツクからのクロツクＣＬＫによつて刻時され
る。遂行される動作に従つて、マルチプレクサはインク
レメンタ１１からのアドレス出力と、デコード・ユニツ
ト２０（図１）中のアドレス発生装置からのブランチ、
または割込みアドレス出力との間で選択する。例えば、
若し、ブランチ・アドレスが発生されたならば、発生さ
れたアドレスを命令アドレス・レジスタ１４へ出力する
選択を保証するために、マルチプレクサ１２に与えられ
る。

【００１２】図１に戻つて説明を続けると、取り出しユ
ニツト１０からバス１５上への命令アドレスの出力は、
命令メモリ４０からの対応するデータを読み取るのに用
いられる。読み取られたデータは命令データ・バス（Ｉ
ＤＢ）１６を経てパイプライン化されたプロセツサ、よ
り特定して言えば、命令データ・レジスタ５０に返され
る。次の処理フエーズにおいて、ストアされたデータ
は、デコード・ユニツト２０によつてレジスタ５０から
読み取られる。命令データ・レジスタ５０の中にラツチ
されたデータが実行データであると仮定すると、そのデ
ータは、実行レジスタ６０に直接に出力される。実行レ
ジスタ６０の幾つかのビツトの状態（１、または０）は
デコード・ユニツト２０から実行ユニツト３０への制御
ライン（図示せず）を付勢するか、または滅勢するかを
決定する。加えて、実行レジスタ６０は、二次的部分と
して即値データ（immadiate data）６２を含むことがで
き、それは、実行用として使用するためにか、または、
実行ユニツト３０中にあるデータ・アドレス発生機能に
よつてアドレスを発生するのに使用するために、実行ユ
ニツト３０（または、データ・メモリ７０）に直接に送
ることができる。

【００１３】書き込み動作の間において、実行ユニツト
３０は、データ・メモリ７０の中にストアするためのデ
ータ・アドレス及び関連データを出力する。この情報
は、参照数字３１で示されている共通アドレス・バス
（ＣＡＢ）及び共通データ・バス（ＣＤＢ）に通常送ら
れる。読み取り動作に関しては、実行ユニツト３０はＣ
ＡＢを介してデータ・アドレスを出力するだけであり、
対応するデータは、データ・メモリからＣＤＢを経て汎
用レジスタ８０へ読み取られる。汎用レジスタ８０は、
実際には実行ユニツト３０の中に置かれている。

【００１４】上述した動作の順序はタイミング及び制御
ロジツク（図示せず）によつて制御される。これは、汎
用レジスタ８０を含んで、取り出しユニツト１０、命令
データ・レジスタ５０、実行レジスタ６０及び実行ユニ
ツト３０のために必要なクロツク信号を与えるクロツク
・タイミング・ライン９０を介して部分的に行なわれ
る。代表的な例で言えば、データは、しばしばＬ１／Ｌ
２ラツチと呼ばれる２重ラツチ構造中の各エレメントに
ラツチされる。従つて、ライン９０上のＣＬＫ信号は、
データの転送及びラツチ用のＬ１及びＬ２ラツチに専用
のフエーズ・クロツクを送る２つの異なつたクロツク・
ライン上に与えられる、実際上は、２つの別個のクロツ
ク信号である。

【００１５】図３は代表的なＬ１／Ｌ２ラツチを示すブ
ロツク図である。データを獲得するＬ１ラツチは入力ラ
イン１０２上に与えられるＬ１クロツクによつてトリガ
され、他方、データを後続のロジツク回路に対してラツ
チするＬ２は入力ライン１０４に与えられるＬ２クロツ
クによつてトリガされる。データはライン１０６により
Ｌ１ラツチに与えられ、そして、データはラツチＬ２か
らライン１０８上に出力される。代表的な装置におい
て、マスタ・クロツクＣＬＫは、フエーズ０１乃至０４
と呼ばれる４つのフエーズに等しく分割される。図４
は、フエーズ・クロツクの４つの位相を示すタイミング
図である。マスタ・クロツクのマシン・サイクルの期間
は、破線１１０によつて示されている。図３に示したよ
うなラツチ構造に対して、フエーズ０１クロツクは、ラ
イン１０４上のＬ２クロツク入力として与えることがで
き、他方、フエーズ０４クロツクはライン１０２上でＬ
１クロツク入力として与えることができる。

【００１６】上述した従来の代表的なＲＩＳＣタイプの
アーキテクチヤとは対照的に、本発明はインターリーブ
されたＲＩＳＣタイプの並列パイプライン・プロセツサ
を含んでいる。本質的に言えば、少なくとも２つの集積
された処理エンジンによつて、同じ半導体回路がインタ
ーリーブされた同じような態様で使用される。然しなが
ら、概念的には、本発明は、より広範な技術思想を持つ
ている。特に、少なくとも１つの取り出しユニツト、デ
コード・ユニツト及び実行ユニツトを含む複数個の素子
的ユニツトを有するＲＩＳＣタイプのパイプライン・ア
ーキテクチヤを通る処理は、本発明に従つて、少なくと
も重複し、並列的に構成された素子的ユニツトのより遅
い動作によつて改善される。少なくとも重複し、並列的
に構成された素子的ユニツトは、重複した構成で与えら
れていない他の素子的ユニツトの速度の小数点以下の速
度で動作される。例えば、若し、デコード・フエーズ
が、取り出しユニツトの速度より少なくとも３倍だけ遅
い速度であれば、より高速度の１つの取り出しユニツト
からの出力を受け取るために、３つのデコード・ユニツ
トを並列に結合することによつて処理を改善することが
できる。このようにして、最大限の利用がパイプライン
中の各ユニツトに作られるので、半導体回路を増加する
ことなく処理性能を著しく向上することができる。

【００１７】従来のパイプライン処理において最も長い
時間のフエーズは、通常、実行フエーズであり、そし
て、取り出しフエーズ及びデコード・フエーズは夫々、
実行フエーズの時間の半分以下の時間しか必要としない
ことが分つたので、本発明に従つた新規なタイミング及
びシーケンスの方法は処理能力を最大限に発揮させるの
に用いることができる。インターリーブされたＲＩＳＣ
タイプのパイプライン・アーキテクチヤの実施例におい
て、実質的に１つの取り出しユニツトと１つのデコード
・ユニツトとを有する２つの実行ユニツトが集積回路化
される。事実上、実行ユニツトを通る同時処理は、処理
エンジンをインターリーブすること、つまり、処理サイ
クルを重複することによつて達成される。本質的には、
２つのプロセツサは１８０°位相がずれているが、しか
し、長い間で平均した時には、処理性能は２倍の増加を
示す。これは、半導体回路領域に約５０パーセントの増
加をもたらすだけで達成される。

【００１８】例えば、図５に示したタイミング図を参照
すると、第１のプロセツサ・エンジン用のＬ１／Ｌ２ク
ロツク（即ち、プロセツサＡの実行サイクル）は、フエ
ーズ０３及びフエーズ０２のクロツク（図４）によつて
夫々駆動されるが、他方、第２のプロセツサ・エンジン
（プロセツサＢの実行サイクル）は、処理サイクルを決
めるためにフエーズ０１及びフエーズ０４クロツク（図
４）を使用する。プロセツサ（Ａ）の実行サイクルに対
して、ラツチＬ１はフエーズ０２を受け取り、他方、ラ
ツチＬ２はフエーズ０３を受け取る。同様に、プロセツ
サ（Ｂ）の実行サイクルのラツチＬ２はフエーズ０１の
クロツクを受け取り、他方、プロセツサ（Ｂ）のラツチ
Ｌ１はフエーズ０４のクロツクを受け取る。図示されて
いるように、プロセツサ（Ａ）及び（Ｂ）の結果のマシ
ン・サイクルは、ほぼ等しく、そして１８０°位相がず
れているが、しかし、全体の時間を平均すると、１マシ
ン・サイクルに対して、ほぼ２倍のスループツトが得ら
れる。図５は、本発明に従つた２重にインターリーブさ
れたＲＩＳＣタイプの並列プロセツサのデコード及び取
り出しフエーズのタイミング図でもある。プロセツサ
（Ａ）及びプロセツサ（Ｂ）の命令両方の取り出し動作
及びデコード動作は、交互に同じ処理サイクル内で生じ
るので、同じ半導体チツプの回路が両方のパイプライン
のために使用することができる。アドレス選択、データ
選択及びストア・ラツチのこのタイミング図は、図６に
示された２重にインターリーブされたＲＩＳＣタイプの
並列処理構造１１５によつて用いるための夫々対応した
制御信号である。

【００１９】図６を参照すると、２重にインターリーブ
されたＲＩＳＣタイプの並列処理構造１１５は、図１の
単一プロセツサの実施例の取り出しユニツト１０と同じ
ハイブリツド取り出しユニツトである。然しながら、取
り出しユニツト１１６は、２重にインターリーブされた
構造１１５の中の（Ａ）プロセツサ・エンジン及び
（Ｂ）プロセツサ・エンジンの両方のための命令リンク
・レジスタを含んでいる。特に、前のアドレス／ブラン
チのアドレス・レジスタ（Ａ）１２０及び前のアドレス
／ブランチのアドレス・レジスタ（Ｂ）１２２は、処理
パイプライン（Ａ）及び処理パイプライン（Ｂ）夫々の
ための前のアドレス及び／又は発生されたアドレスを別
々に追跡するために与えられる。レジスタ１２０及び１
２２にラツチされたアドレスは、タイミング及び制御ロ
ジツク１２３によつて発生されたアドレス選択信号（図
５）によつて制御されるマルチプレクサ１２４に送られ
る。レジスタ（Ａ）１２０及びレジスタ（Ｂ）１２２か
らのアドレスの両方がマルチプレクサ１２４を通して出
力されるように、図５に示されているアドレス選択信号
は、１処理サイクルにおいてマルチプレクサ１２４を２
度通過させる。このことは、取り出しユニツト１１６が
図１のプロセツサの実施例の従来の取り出しユニツト１
０の周波数の２倍で動作することを意味する。

【００２０】多重化されたアドレスは増加するためにシ
ーケンサに送られ、その後、命令アドレス・レジスタ
（ＩＡＲ）１２５に送られる。命令アドレス・レジスタ
１２５の中にラツチされた命令アドレスは、インターリ
ーブされた命令メモリ１２６にアクセスするために用い
られる。命令メモリ１２６は、データが（Ａ）処理パイ
プライン及び（Ｂ）処理パイプラインの両方に対して、
メモリから交互の態様で読み取られ、読み取られたデー
タは、タイミング及び制御ロジツク１２３からのデータ
選択信号（図５）によつてインデツクス（指標付け）さ
れるので、インターリーブされているメモリと呼ばれ
る。再度、パイプライン・プロセツサ１１５に対して通
常、外部にあるメモリ１２６から読み取られた命令は、
データ選択信号が（Ａ）処理パイプラインか、または
（Ｂ）処理パイプラインのいずれかをインデツクスした
ことに従つて、命令データ・レジスタ（Ａ）１２８か、
または命令データ・レジスタ（Ｂ）１３０のいずれかに
送られる。

【００２１】図７はインターリーブされた命令メモリ１
２６の実施例の細部を示すブロツク図である。この実施
例において、命令メモリは（Ａ）メモリと（Ｂ）メモリ
とに物理的に分割されている。然しながら、メモリ
（Ａ）及びメモリ（Ｂ）は同じメモリの分離した部分に
分けることもできるし、あるいは、夫々のメモリは複数
のメモリを含むことができる。図示されているように、
アドレスは、取り出しユニツト１１６（図６）の命令ア
ドレス・レジスタ１２５から、命令アドレス・バス（Ｉ
ＡＢ）を経てメモリ１２６に入力される。各アドレスは
２つの並列のラツチ２００及び２１０に送られ、これら
のラツチ２００及び２１０は、図５に示されたストア・
ラツチ（Ａ）のクロツク信号及びストア・ラツチ（Ｂ）
のクロツク信号によつて夫々制御される。次に、これら
のラツチされたアドレスは、命令メモリ（Ａ）２２０及
び命令メモリ（Ｂ）２３０の対応するメモリ中にストア
された情報にアクセスするために使用される。メモリ２
２０及び２３０から交互に受け取られた情報は、データ
選択信号（図５）によつて駆動されるマルチプレクサ２
４０に送られる。このようにして、命令データ・バス
（ＩＤＢ）を経て、インターリーブされた並列プロセツ
サ１１５へ戻されたデータは、専用のデータ・レジス
タ、即ち命令データ・レジスタ（ＩＤＲ（Ａ））１２
８、または命令データ・レジスタ（ＩＤＲ（Ｂ））１３
０に適宜にインデツクスされる。

【００２２】図６を参照して説明すると、次のパイプラ
イン処理の間で、デコード／アドレス発生ユニツト１３
４によつて、マルチプレクサ１３２を通してフエーズ情
報が読み取られ、これは、タイミング及び制御ロジツク
１２３によつて発生されたデータ選択信号（図５）によ
つてゲートされる。デコード／アドレス発生ユニツト１
３４は図１の単一プロセツサの実施例のデコード・ユニ
ツト２０と実質的に同じである。ただし、本発明の実施
例におけるデコード／アドレス発生ユニツト１３４は、
デコード・ユニツト２０（図１）の周波数の２倍で動作
する。デコード／アドレス発生ユニツト１３４がブラン
チ命令として取り出し命令をデコードするならば、所望
の命令ブランチに対応するインデツクスされたアドレス
が発生される。ブランチ・アドレスは、インターリーブ
されたメモリ１２６から、所望の情報を検索するのに用
いるために、取り出しユニツト１１６のレジスタ１２０
か、またはレジスタ１２２に適宜に送り戻される。デコ
ードされた命令は、実行レジスタ（Ａ）１３６か、また
は実行レジスタ（Ｂ）１３８のいずれかに適宜にラツチ
される。

【００２３】パイプライン処理の実行フエーズの間で、
２重の実行プロセツサ（即ち実行ユニツト（Ａ）１４０
及び実行ユニツト（Ｂ）１４２）は、実行レジスタ
（Ａ）１３６及び実行レジスタ（Ｂ）１３８の対応する
レジスタからラツチされたデータを読み取る。レジスタ
１３６及び１３８はパイプライン処理の実行フエーズに
必要な制御ビツトを含んでいる。レジスタ１３７及び１
３８に関連して、夫々、共通アドレス・バス・レジスタ
１３７と共通アドレス・バス・レジスタ１３９とがあ
る。レジスタ１３７及び１３９は、インターリーブされ
たデータ・メモリ１４６中にロードするか、またはスト
アする情報に用いるために、デコード・ユニツト１３４
から、アドレス、または即値データの何れかをラツチす
る。これらのレジスタ両方からのラツチされた情報は、
対応する実行ユニツトと、共通データ・バスのマルチプ
レクサ１４７（後述する）とに利用可能にされる。

【００２４】実行ユニツト１４０及び１４２は汎用レジ
スタと、状態レジスタと、マルチプライア（倍率器）及
びＡＬＵ１４１及び１４３のような実行ロジツクとを含
んでいる。本発明のインターリーブされたアーキテクチ
ヤの良好な実施例において、実行ユニツトの１つ以上の
コンポーネント（より総括的に言えば、本発明に従つた
パイプラインの少なくとも重複し、並列に構成された素
子的なユニツト中のすべてのコンポーネント）を、取り
出し及びデコード・フエーズにおける回路の上述した共
有と同様な態様で時分割することができる。例えば、単
一のマルチプレクサ、または単一のＡＬＵを並列処理構
造１１５の中で使用することができる。これを換言すれ
ば、並列処理構造を通る処理は実行フエーズの残りの部
分の速度のほぼ２倍の速度で達成することができること
を意味する。

【００２５】共通アドレス・バス・レジスタ１３７及び
１３９か、または実行ユニツト１４０及び１４２からの
情報を受け取つた２重マルチプレクサの第１のマルチプ
レクサは、共通アドレス・バス（ＣＡＢ）マルチプレク
サ１４５を含んでおり、他方、第２のマルチプレクサは
共通データ・バス（ＣＤＢ）のマルチプレクサ１４７と
して機能する。マルチプレクサ１４５は、アドレス選択
信号によつて制御され、そして、マルチプレクサ１４７
はタイミング及び制御ロジツクからのデータ選択信号
（図５）によつて制御される。また、即値データはレジ
スタ１３７及び１３９から対応する実行ユニツト中に送
ることができ、他方、デコードされたアドレスは共通ア
ドレス・バスのマルチプレクサ１４５に直接に送られ
る。

【００２６】このようにして、データ及びアドレスの両
方は、例えばストア動作を行なうために、マルチプレク
サ１４５及び１４７からインターリーブされたデータ・
メモリ１４６の中に送られる。若し、情報がメモリ１４
６から読み取られたならば、その情報は、共通データ・
バス（ＣＤＢ）を経て専用の実行ユニツト１４０か、ま
たは１４２に返還され、より特定して言えば、実行ユニ
ツト（Ａ）か、または実行ユニツト（Ｂ）の汎用レジス
タ（Ａ）１４８か、または汎用レジスタ（Ｂ）１５０の
何れかに送られる。図８は外部に設けられ、インターリ
ーブされたデータ・メモリ１４６の実施例のブロツク図
である。

【００２７】図８に示されているように、アドレス・マ
ルチプレクサ１４５は、（Ａ）処理パイプラインの共通
アドレス・バスＣＡＢ（Ａ）と、（Ｂ）処理パイプライ
ンの共通アドレス・バスＣＡＢ（Ｂ）の両方を入力とし
て受け取り、アドレス選択信号（図５）の制御の下で、
２つのバスによつて転送されるアドレスを多重化する。
既に説明したように、アドレス選択信号（データ選択信
号も同様に）は、実行ユニツトのサイクル時間の２倍速
いサイクル時間で駆動される。アドレス・マルチプレク
サ１４５の出力は、インターリーブされたデータ・メモ
リ１４６の中に転送され、これをより特定して言えば、
ストア・ラツチ（Ａ）信号及びストア・ラツチ（Ｂ）信
号（図５）によつて夫々駆動される２つの並列接続され
たラツチに転送される。各ラツチの出力はランダム・ア
クセス・メモリ（Ａ）１７０、またはランダム・アクセ
ス・メモリ（Ｂ）１７２に接続されている。データ選択
信号（図５）によつて駆動されたランダム・アクセス・
メモリ１７０及び１７２は、同じメモリの異なつた部分
で構成することができるし、あるいは、１つ以上の別個
のメモリに夫々分割することができる。

【００２８】書き込み動作が行なわれる場合、データ・
マルチプレクサ１４７は、（Ａ）処理パイプラインのた
めの共通データ・バスＣＤＢ（Ａ）と、（Ｂ）処理パイ
プラインのための共通データ・バスＣＤＢ（Ｂ）とに入
力を受け取り、そして、その出力はデータ選択信号（図
５）によつて制御される。インデツクスされたデータ信
号は、駆動回路を含む共通のＩ／Ｏを通つて通過した後
に、ランダム・アクセス・メモリ１７０及び１７２の何
れか一方に入力される。読み取り動作が行なわれる場
合、メモリ１７０、または１７２のいずれかの出力は、
共通データ・バス（ＣＤＢ）を通つて、対応するパイプ
ライン・プロセツサに、特定して言えば、用いられる汎
用レジスタ１４８、または１５０（図６）に通過される
前に、マルチプレクサ１７４の中で多重化される。マル
チプレクサ１７４を通過したデータは、タイミング及び
制御ロジツクによつて発生されたデータ選択信号（図
５）によつてインデツクスされる。

【００２９】この道の専門家は、ＲＩＳＣタイプのアー
キテクチヤ中の速度の低い複数の素子的ユニツトを与え
ることによつて、処理スループツトが著しく改善される
ことが、上述の説明から理解できる。特に、同じ基本的
プロセツサ技術と同じ命令セツトにより従来得られてい
た速度よりも２倍以上の速度が可能である。更に、この
向上された処理速度は、従来のプロセツサ技術において
必要とされる半導体回路領域の大きさの半分（または、
それ以下）の半導体回路領域の大きさで達成することが
できる。例えば、本発明を適用した実際の装置におい
て、速度を２倍にすることは、従来技術によるＲＩＳＣ
タイプのアーキテクチヤと比較した場合、５０％以下の
半導体回路領域の使用率で達成される。

【発明の効果】本発明は、コンピユータのアーキテクチ
ヤの技術を変更するとか、より複雑な命令セツトを必要
としないで、命令のスループツトを向上し、しかも、す
べての処理フエーズを最大限に利用する新しいＲＩＳＣ
タイプのパイプライン・プロセツサを与える。

【図面の簡単な説明】

【図１】従来の単一プロセツサの３フエーズＲＩＳＣタ
イプのアーキテクチヤの必須の素子を示すブロツク図で
ある。

【図２】図１に示された取り出しユニツトの詳細なブロ
ツク図である。

【図３】ＲＩＳＣタイプのアーキテクチヤの中のデータ
を転送し、ラツチするために使用される従来のＬ１／Ｌ
２ラツチ回路のブロツク図である。

【図４】４フエーズ・クロツク方式のタイミング図であ
る。

【図５】２重インターリーブされたＲＩＳＣタイプのア
ーキテクチヤの種々の素子の動作のシーケンスを含む本
発明の実施例のタイミング図である。

【図６】インターリーブされた命令メモリとインターリ
ーブされたデータ・メモリへの接続を含む本発明の２重
にインターリーブされたＲＩＳＣタイプのアーキテクチ
ヤの幾つかの素子を示すブロツク図である。

【図７】図６のインターリーブされた命令メモリのブロ
ツク図である。

【図８】図６のインターリーブされたデータ・メモリの
ブロツク図である。

【符号の説明】

１０、１１６取り出しユニツト１１インクレメンタ１２マルチプレクサ１３前アドレス・レジスタ１４命令アドレス・レジスタ１５命令アドレス・バス１６命令データ・バス２０デコード・ユニツト３０実行ユニツト４０命令メモリ５０命令データ・レジスタ６０実行レジスタ６２即値データ７０データ・メモリ８０汎用レジスタ９０クロツク・タイミング・ライン１００Ｌ１／Ｌ２ラツチ１１５２重にインターリーブされた処理構造１２３タイミング及び制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者セバスチアン・テオドール・ベントロンアメリカ合衆国バーモント州、ジェリコ、アップルトリー・レーン１ (72)発明者ジョン・ジョセフ・ライリイアメリカ合衆国バーモント州、ハンティングトン、アール・ディ１、ボックス1279 (72)発明者バイジュ・ディラジュラル・マンダリアアメリカ合衆国フロリダ州、ボカ・ラートン、アエギアン・ドライブ 9501 (72)発明者マイケル・ジョージ・ホラングアメリカ合衆国フロリダ州、ボカ・ラートン、181番サークル・サウス 18251 (72)発明者ウイリアム・ロバート・ロビンソン、ジュニアアメリカ合衆国フロリダ州、ウエスト・パーム・ビーチ、エクスマ・ロード 2737番地

Claims

【特許請求の範囲】

【請求項１】少なくとも２つの命令セツトからの複数
の命令を実質的に並列でパイプライン化された処理用に
構成された短縮命令セツト・コンピユータにおいて、パイプライン構造の中に相互接続され、少なくとも取り
出しユニツト、デコード・ユニツト及び実行ユニツトを
含む複数個の素子的ユニツトと、上記素子的ユニツトの内の１つのユニツトは、上記素子
的ユニツトの最も速い他の素子的ユニツトの処理サイク
ルよりも２倍程度低速の処理サイクルを有し、上記少な
くとも１つの低速度の素子的ユニツトは、少なくとも重
複した並列構成で与えられ、上記少なくとも重複した並
列構成の素子的ユニツトは上記少なくとも２つの命令セ
ツトの対応する１つからの命令だけしか処理しないこと
と、上記少なくとも重複した並列構成の素子的ユニツトの各
々は、少なくとも重複した並列構成において与えられて
いない上記他の素子的ユニツトの速度の端数以下の速度
で動作することと、上記少なくとも重複した並列構成の
素子的ユニツトのユニツトはインターリーブされた出力
を持つていることとを含むことを特徴とするコンピユー
タ。
【請求項２】上記少なくとも重複した並列構成のユニ
ツトは重複構成において与えられていない上記他の素子
的ユニツトの速度の半分の速度で動作することを特徴と
するコンピユータ。
【請求項３】ｎ個の命令セツトから複数の命令を実質
的に並列でパイプライン化された処理を行なう短縮命令
セツト・コンピユータにおいて、上記ｎ個の命令セツトの各々からコンピユータ命令を取
り出すための命令取り出しユニツトと、取り出された命令をデコードするための命令デコード・
ユニツトと、上記デコード・ユニツトからデコードされた命令を受け
取るために並列に接続され、上記命令デコード・ユニツ
トによつてデコードされた命令を実行するためのｎ個の
実行ユニツトと、上記ｎ個の実行ユニツトの各々は、同
じサイクル時間を持ち、かつ、上記ｎ個の命令セツトの
対応するものからのデコードされた命令だけしか実行し
ないことと、ｎ個の命令セツトは、上記実行ユニツトのサイクル時間
に等しい時間内で、上記命令取り出しユニツト及び上記
命令デコード・ユニツトの各々によつて別々に処理され
るように、上記命令取り出しユニツト、命令デコード・
ユニツト及びｎ個の実行ユニツトの各々に接続され、上
記ｎ個の命令セツトからの命令の動作のタイミング及び
シーケンスを制御するためのタイミング及び制御ユニツ
ト手段とを含むことを特徴とするコンピユータ。
【請求項４】上記タイミング及び制御ユニツト手段
は、上記ｎ個の実行ユニツトの各々の処理サイクルの位
相が上記ｎ個の実行ユニツトの少なくとも他の１つの処
理ユニツトの処理サイクルの１／ｎだけ異なるように、
上記ｎ個の実行ユニツトの動作を制御することを特徴と
する請求項３に記載のコンピユータ。
【請求項５】上記命令取り出しユニツトはｎ個の命令
リンク・レジスタを含み、該命令リンク・レジスタの各
々は上記ｎ個の命令セツトの対応するものの命令アドレ
スをラツチすることを特徴とする請求項３に記載のコン
ピユータ。
【請求項６】上記ｎ個の命令セツトはインターリーブ
された命令メモリ中にストアされ、かつ、上記命令取り
出しユニツトは上記インターリーブされた命令メモリか
ら命令を取り出すための手段を含むことを特徴とする請
求項３に記載のコンピユータ。
【請求項７】上記コンピユータは、共通アドレス・バ
スのマルチプレクサ及び共通データ・バスのマルチプレ
クサを含むことと、更に、上記コンピユータは共通アド
レスバス及び共通データ・バスを経てインターリーブさ
れたデータ・メモリに接続されていることと、上記ｎ個
の実行ユニツトの各々は、上記共通アドレス・バス及び
上記共通データ・バスを通つて上記インターリーブされ
たデータ・メモリと通信するために、上記共通アドレス
・バスのマルチプレクサと、上記共通データ・バスのマ
ルチプレクサとに接続されていることとを含むことを特
徴とする請求項３に記載のコンピユータ。
【請求項８】ｎ個の命令セツトから複数個の命令をパ
イプライン処理する方法において、パイプライン方式で上記ｎ個の命令セツトの各々からの
命令をほぼ同時に取り出すステツプと、デコードし、か
つ実行するステツプとを含むことと、上記取り出し、デ
コードし、かつ実行するステツプのうちの少なくとも１
つのステツプは、上記取り出し、デコードし、かつ実行
するステツプのうちの最も低速度のステツプよりも、毎
命令当り少なくとも２倍の速度で遂行されることと、上記最低速度のパイプライン・ステツプは、上記少なく
とも２倍の速度のパイプライン処理ステツプと毎ステツ
プ当り同じ数の命令を処理するように、並列のブランチ
処理方式で、上記取り出し、デコードし、かつ実行する
ステツプの最も低速度のステツプを遂行するステツプと
を含むことを特徴とするパイプライン処理方法。
【請求項９】上記遂行するステツプは、命令がインタ
ーリーブされた態様でパイプラインを通じて処理される
ように、上記取り出し、デコードし、かつ処理するパイ
プライン・ステツプの最も低速度のステツプを並列方式
で遂行するステツプを含むことを特徴とする請求項８に
記載のパイプライン処理方法。
【請求項１０】少なくとも取り出し、デコードし、か
つ実行するフエーズを有するパイプライン・プロセツサ
を通して命令を処理する方法であつて、上記実行フエー
ズは、並列に接続されたｎ個の実行ユニツトにより遂行
され、上記ｎ個の実行ユニツトの各々は、実質的に同じ
サイクル時間で動作する命令処理方法において、 (a) 一連のｎ個の命令を取り出すステツプと、 (b) 上記取り出された一連のｎ個の命令をデコード
し、他方、同時に他の一連のｎ個の命令を取り出すステ
ツプと、 (c) 上記デコードされた一連のｎ個の命令を実行する
ために上記ｎ個の実行ユニツトを使用し、他方、同時に
他の一連のｎ個の命令をデコードし、かつ新しい一連の
ｎ個の命令を取り出すステツプを含むことと、該実行ス
テツプ(c)は上記ｎ個の命令の１つだけを実行するため
に、上記ｎ個の実行ユニツトの各々を使用することと、 (d) 上記デコードされた他の一連のｎ個の命令を実行
するために、上記ｎ個の実行ユニツトを使用し、他方、
同時に上記新しい一連のｎ個の命令をデコードし、かつ
新しい一連のｎ個の命令を取り出すステツプを含むこと
と、該実行ステツプ(d)は上記ｎ個の命令の１つだけを
実行するために、上記ｎ個の実行ユニツトの各々を使用
することを含むことと、 (e) ｎ個の命令がハイブリツドの並列パイプライン方
式で別個に処理されるように、複数個の命令の列に対し
て上記ステツプ(c)及び(d)を繰り返して、上記実行ユニ
ツトの動作サイクル時間のほぼｎ倍で上記取り出しステ
ツプ及びデコード・ステツプを遂行するステツプとを含
むことを特徴とする命令処理方法。