JPH0216619B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、デイジタル計算機、デイジタル・デ
ータ処理システム、デイジタル制御システム等に
用いられる型の大規模集積回路（LSI）上に形成
される２値論理構造に関する。本発明は特にマイ
クロプログラム制御のデータ処理装置および他の
マイクロプログラム制御のデイジタル・システム
のマイクロ・ワード生成部分において有用であ
る。

［背景技術］ プログラマブル論理アレイ（PLA）は半導体
集積回路チツプ上に複雑な２値論理関数を実現す
るための有用な機構である。PLAは不規則で複
雑な組み合せ論理関数を実現するための規則的且
つ秩秩序のある構造を提供する。PLAは設計が
他の型の論理構造よりも柔軟且つ容易である。典
型的なPLA及びその用途がMead及びConway
著、“Introduction to VLSI Systems”、
Addision−Wesley Publishing Company1980年
刊、79〜88ページに説明されている。

集積回路チツプ上では空間は常に重要な問題で
ある。通常の目的は、単一のチツプ上に配置し得
る回路構成及び回路数を最大化する事である。し
かし種々の利点にもかかわらずPLAはしばしば
所望以上にチツプ上の空間を必要とする。

第１図は半導体集積回路チツプ上に形成され、
単一のPLA１０から構成された２値論理回路を
示す。このPLA１０は入力ANDアレイ１１、出
力ORアレイ１２及びANDアレイ１１の各出力を
ORアレイ１２の対応する入力に接続する多数の
積項線（ワード線）を有する。図面を簡単にする
ために、それらの積項線は単一のマルチライン・
バスＧで表わされている。

第１群の２値入力信号は第１のマルチライン入
力バスＥによつてANDアレイ１１の第１の組の
入力に供給される。第２群の入力信号は第２のマ
ルチライン入力バスＦによつてANDアレイ１１
の第２の組の入力に供給される。複数の２値出力
信号はORアレイ１２によつて作られ、マルチラ
イン出力バスＭに現われる。出力バスＭのそれら
の出力信号は入力バスＥ及びＦ上の入力信号の
種々の論理関数を表わす。

ANDアレイ１１の内部構造には、互いに直角
に交差し矩形の格子パターンを形成する２組の信
号線が含まれている。その１組は、入力バスＥ及
びＦに生じる信号によつて駆動される内部入力信
号線である。ここでは、いわゆる「シングル・ビ
ツト・パーテイシヨニング」を仮定する。従つて
ANDアレイ１１は入力バスＥ及びＦの１本の信
号線毎に２本の内部入力信号線を有する。そのよ
うな内部入力信号線の１本は入力信号の真数値を
伝え、他の１本は入力信号の補数値を伝える。こ
のためにANDアレイ１１は、バスＥ及びＦ上の
入力信号を受け取りANDアレイ１１の内部入力
信号線にその入力信号の真数値及び補数値を与え
る入力ビツト・デコーダを含む。

ANDアレイ１１中の他の内部信号線の組はい
わゆる積項線Ｇである。これらは内部入力信号線
と直角に交差する。入力信号線及び積項線は集積
回路チツプ上で異なるレベルに形成されるので、
それらは互いに電気的に接続しない。ANDアレ
イ１１によつて与えられる論理関数は、各積項線
を１つ以上の内部入力信号線に結合するために集
積回路チツプ上に形成されたトランジスタの位置
及び接続によつて決定される。これらのトランジ
スタは、各積項線に生じる信号が入力バスＥ及び
Ｆ上の１つ以上の入力信号の所望の論理関数を表
わすように接続される。

ORアレイ１２も、互いに直角に交差し矩形の
格子パターンを形成する２組の信号線を含んでい
る。そのような信号線の入力組は積項線Ｇであ
り、出力組はORアレイの出力線Ｍである。OR
アレイ１２内の積項線Ｇは出力線Ｍと異なるレベ
ルにあるものでそれらの間に直接の電気接続は存
在しない。ORアレイ１２によつて与えられる
OR関数は、積項線Ｇを出力線Ｍに結合するため
に集積回路チツプ上に形成されたトランジスタの
位置及び接続によつて決定される。

シングル・ビツト・パーテイシヨニングの場
合、積項線Ｇの各々の上の信号は、入力バスＥ及
びＦに生じる入力信号の１つ以上のものの真数値
及び補数値のある組み合せのAND関数と考える
事ができる。同様にORアレイ出力線Ｍの各々に
現れる出力信号は、１つ以上の積項線Ｇに現れる
信号のOR関数と考える事ができる。集積回路チ
ツプ上の実際の物理的レイアウトにおいては、
ANDアレイ１１はORアレイ１２に接し、それら
の間にむだな空間は存在しない。図面でそれらが
離れているのは単に説明の便宜のためである。

ANDアレイ及びORアレイの内部構造の典型例
は前掲のMeadとConwayの教科書に与えられて
いる。

相対的物理的寸法、即ちANDアレイ１１によ
つて占有されるチツプ面積の相対的大きさは、入
力線（バスＥ及びＦ）の総数及び積項線（バス
Ｇ）の総数の関数である。妥当な第１近似におい
て、ANDアレイ１１に関する相対的チツプ面積
は２（Ｅ＋Ｆ）Ｇに比例する。但しＥ、Ｆ及びＧ
はバスＥ、Ｆ及びＧの各々の信号線の数である。
２の因子は、シングル・ビツト・パーテイシヨニ
ングのため、ANDアレイ１１がバスＥ及びＦの
各信号線毎に２本の内部入力信号線を有するので
付加されている。。バスＥ中の入力線に必要な相
対的チツプ面積は2EGに比例する。ORアレイ１
２の相対的寸法はGMに比例する。但しＭは出力
バス中の信号線の数を表わす。

［発明の開示］ 本発明は、構造が全体として集積回路チツプ上
でより小さな空間しか必要としないようにPLA
を用いた新規な改良された２値論理構造を提供す
る。この論理構造は、第１のPLA群の出力が第
２のPLA群に対して入力の一部を与えるように
複数のPLAが互いにカスケード状に接続された
ものより成る。第１のPLAは寸法が比較的小さ
く、それによつて占有されるチツプ空間は、第１
のPLAと第２のPLAの両者が全入力信号を収納
するに充分な寸法を有する単一のPLAによつて
置き代えられた場合に必要となるであろう余分の
チツプ面積よりも小さい。

そのようなカスケード式のPLAの組み合せの
第１のPLAは以下「符号化」PLAと呼ぶ。これ
は２値入力信号の第１の群に応答して、入力群よ
りもビツト数の少ない符号化された出力信号群を
形成する。この符号化された信号群は、以下「復
号」PLAと呼ぶ第２のPLAの一部の入力を与え
るために使われる。符号化された群のビツト数が
少ないので第２のPLAは小さなチツプ面積しか
必要としない。特に、第２のPLAに必要なチツ
プ面積の減少は、第１のPLA即ち符号化PLによ
つて占有されるチツプ面積よりも大きい。従つて
カスケード接続の２つのPLAは等価な単一の
PLAよりも少ないチツプ面積しか必要としない。

［発明を実施するための最良の形態］ 第２図を参照すると、本発明に従つて構成され
た論理回路の実施例が示されている。この回路は
第２のPLA１４とカスケード式に結合された第
１のPLA１３を含んでいる。この構造は、適当
な条件の下では、第１図の論理回路と比較した
時、集積回路チツプ上の面積使用量が少ない。第
１のPLA１３はここでは「符号化」PLAと呼び、
第２のPLA１４は「復号」PLAと呼ぶ。各PLA
１３及び１４は第１図のPLA１０に関して述べ
たのと同じ一般形の内部構造を有する。

符号化PLA１３は入力ANDアレイ１５、出力
ORアレイ１６及びANDアレイ１５の出力をOR
アレイ１６に対応する入力に接続するためのマル
チライン・バスＪ中にある複数の積項線を含んで
いる。同様に、復号PLA１４は入力ANDアレイ
１７、出力ORアレイ１８及びANDアレイ１７の
出力をORアレイ１８の対応する入力に接続する
ためのマルチライン・バスＧ中にある複数の積項
線を含む。ANDアレイ１５及び１７の各々はシ
ングル・ビツト・バーテイシヨニングが仮定され
ている。ANDアレイ１５及び１７は第１図の
ANDアレイ１１の場合に述べたのと同じ一般形
の内部構造を有する。同様にORアレイ１６及び
１８の各々も第１図のORアレイ１２と同じ一般
形の内部構造を有する。比較のため、第２図のバ
スＥ、Ｆ、Ｇ及びＭ中の信号線の数は第１図のバ
スＥ、Ｆ、Ｇ及びＭの各々の信号の数と同じであ
ると仮定する。

符号化PLA１３は第１群の入力信号Ｅに応答
して、より少数の信号Ｋを形成する。信号Ｋは第
１群の入力信号Ｅに関する異なつた２進数値の組
み合せを識別する様に符号化される。復号PLA
１４は第２群の入力信号Ｆ及び符号化された信号
Ｋに応答して、第１群及び第２群の入力信号Ｅ及
びＦの論理関数を表わす出力信号Ｍを形成する。

入力信号Ｅをよりむだのないように符号化する
符号化PLA１３の使用は、第２のPLA１４の
ANDアレイ１７の入力に至る信号線Ｋの数を減
少させ、この減少は因子（Ｅ−Ｋ）によつて表わ
される。但しＥ及びＫは各々バスＥ及びＫの信号
線の数を表わす。従つてANDアレイ１７に必要
なチツプ面積が減少するが、この減少量は２（Ｅ
−Ｋ）Ｇに比例する。この面積の減少は破線１９
で表わされている。しかしながら、この減少量は
チツプ面積の正味の節約を表わすわけではない。
符号化PLA１３の使用はあるチツプ面積を必要
とする。符号化PLA１３によつて占有されるチ
ツプ面積は（2E＋Ｋ）Ｊに比例する。チツプ面
積の正味の節約を得るために、符号化PLA１３
に必要なこの面積は、復号ANDアレイ１７に関
して実現された面積の減少量よりも小さくなけれ
ばならない。多くの応用においてこの条件は満足
させる事ができる。

チツプ面積の正味の節約率は妥当な１次近似で
次式によつて表わされる。

節約率＝２（Ｅ−Ｋ）Ｇ−２（2E＋Ｋ）Ｊ／2EG 分母の項2EGは、単一のPLAだけを用い全入
力信号ＥをANDアレイ１１に加えた場合を表わ
す。この2EGの因子は入力信号ＥのためのAND
アレイ１１に必要な面積を表わす。

第３図は比Ｋ／Ｅに関してチツプ面積の節約百
分率を示したグラフである。種々の線は比Ｇ／Ｊ
の種々の異なつた値について描かれている。これ
らの線は上式を用いて描かれた。

第３図のグラフからわかるように、復号PLA
１４の積項線Ｇの数が符号化PLA１３の積項線
Ｊの数よりも遥かに大きい時、大きな節約百分率
が実現される。例えばバスＫがバスＥの半分の数
の信号線を有する場合（Ｋ／Ｅ＝0.5）、復号
ANDアレイ１７が符号化PLA１３中の積項線Ｊ
の４倍の積項線Ｇを有する時、正味の節約率は
18.5％である。これと同じＫ／Ｅ値の場合、復号
PLA１４の積項線Ｇの数が符号化PLA１３の積
項線Ｊの数の10倍であれば、節約率は約37.5％に
増加する。

チツプ面積の正味の節約を得るために、符号化
PLA１３は復号PLA１４と比較してかなり小な
くなければならない。この基準を満足させるに
は、符号化PLA１３の積項線Ｊの数が復号PLA
１４の積項線Ｇの数よりも遥かに小さくなければ
ならない。２つのPLA中の積項線の数は２群の
入力信号Ｅ及びＦの性質によつて決定される。特
に群Ｆの信号はむだなく符号化されるべきであ
り、各々の符号値は復号ORアレイ１８によつて
作られる出力信号を決定する時に頻繁に用いられ
るべきである。むだのない符号化とは、群Ｆの信
号に関しと事実上全ての２進値の組み合せが用い
られる事を意味する。例えば群Ｆが５本の信号線
を有する（５ビツト）ならば、32個の異なつて２
進符号値を提供することができる。むだのない符
号化のために、その32個の２進符号値の殆んど全
てを使用すべきである。

一方群Ｅの信号は、ルーズに符号化されるべき
であり、復号ORアレイ１８からの結果出力を決
定する際にそれ程頻繁に用いられるべきでない。
ルーズな符号化とは、群Ｅに関する多くの異なつ
た可能な２進符号値が用いられない事を意味す
る。例えば群Ｅには16本の信号線がある（16ビツ
ト）が、可能な全部の２進符号値65536個のうち
200個しか用いられない。この場合、群Ｅの入力
信号はルーズに符号化されていると言う。そのよ
うな場合、符号化PLA１３は実際に使われるそ
れら200個の符号の組み合せのためだけの各々異
なつた一意的な符号化された識別信号を形成する
事によつて符号化をむだのないようにする作用を
する。このようにして、群Ｅに関する入力信号線
の数は16から８に減少させる事ができる。言い換
えると復号PLAのために入力バスＫは、入力バ
スＥに本来16本の信号線があるにもかかわらず、
８本の信号線しか持たない。

このPLA構造が有利に用いられる１つの実用
的な状況は、PLAによつて実現されたいわゆる
有限状態機械を用いた制御システムの場合であ
る。そのような機械において、ORアレイの出力
からANDアレイの入力にフイードバツクさせる
状態信号は通常かなりむだなく符号化されてお
り、結果出力を決定するのによく使われている。
一方PLAの動作を誘導する目的でANDアレイの
入力に供給されるデータ信号はしばしばかなりル
ーズに符号化されている。そのような場合、別個
の比較的小さな符号化PLAを用いれば、それよ
りも大きな主PLAに関するデータ入力線の数を
減少させる上で有利である。

上記PLAの構成が有利に用いられる別の型の
応用は、マイクロプログラム制御のデイジタル・
データ処理装置の場合である。PLAは、改良さ
れたマイクロ・ワード発生機構を提供するように
デイジタル・データ処理装置の制御装置に用いる
ことができる。

データ処理装置（第４図） 第４図を参照すると、本発明の論理構造が有利
に用いられるデイジタル・システムの機能ブロツ
ク図が示されている。第４図のデイジタル・シス
テムは、各々のシステム命令（処理装置命令）の
実行を制御するのに一連のマイクロ・コードが使
用されるマイクロプログラム制御のデータ処理装
置である。このデータ処理装置２０は、データ・
フロー・ユニツト２１、主記憶ユニツト２２、入
力／出力ユニツト２３及び制御ユニツト２４を有
する。データ・フロー・ユニツト２１はしばしば
中央演算処理装置（CPU）と呼ばれ、算術演算
論理ユニツト（ALU）、種々のハードウエア・レ
ジスタ及びカウンタ、局所記憶ユニツト、並びに
それらの機構を互いに接続するバス・システム等
を含んでいる。データ・フロー・ユニツト２１は
加算、減算、再配列及び他の操作をデータに対し
て行なつて所望の結果を作成するユニツトであ
る。

制御ユニツト２４は、データ・フロー・ユニツ
ト２１、主記憶ユニツト２２及びＩ／Ｏユニツト
２３の動作を、各ユニツトに存在する種々の機能
素子に至る各制御バス２５，２６及び２７により
供給される種々の制御点信号によつて制御する。
制御ユニツト２４は各システム命令、この場合
は、処理装置命令を実行するためのマイクロ・ワ
ードの系列を発生させるためのマイクロ・ワード
生成装置を含む。それらのマイクロ・ワードはさ
らに他のデータ処理ユニツト中の基本的動作を制
御する制御点信号を発生する。

データ処理装置２０によつて実行されるユーザ
ー・プログラムは、Ｉ／Ｏバス２８によつてＩ／
Ｏユニツト２３に結合された周辺装置（図示せ
ず）の１つから初期に主記憶ユニツト２２にロー
ドされる。この初期ロードはデータ・フロー・ユ
ニツト２１によつて行なわれる。初期ロードの
後、ユーザー・プログラムは、ユーザー・プログ
ラムを構成する種々の処理装置命令を順次に主記
憶ユニツト２２から読取る事によつて実行され
る。各命令は主記憶ユニツト２２から読取られ、
データ・フロー・ユニツト２１中の命令レジスタ
２９にロードされる。命令レジスタ２９に存在す
る命令又は少なくともそのオペレーシヨン・コー
ド部分は、実行すべき命令を識別するためにマル
チライン・バスによつて制御ユニツト２４に供給
される。

命令レジスタ２９への新しい命令のロードは、
制御線３１から命令レジスタ２９のロード制御端
子に供給される制御点信号によつて行なわれる。

データ・フロー・ユニツト２１、Ｉ／Ｏユニツ
ト２３及び制御ユニツト２４は全て同じ１つの集
積回路チツプ上に製作できる。そのために、チツ
プ上に形成される回路構造はチツプ面積の使用度
を最小化するよいに設計されなければならない。

制御ユニツト（第５図） 第５図を参照すると、第４図の制御ユニツト２
４の構成が詳細に示されている。この構成は本発
明に従つて構成されたマイクロ・ワード生成装置
を含んでいる。この改良されたマイクロ・ワード
生成装置は符号化PLA３２、復号PLA３３及び
シーケンスカウンタ回路３４を含む。説明を簡単
にするためにPLA３２及び３３はダイナミツク
PLA（クロツクPLA）ではなくスタテイツク
PLAであると仮定する。しかし本発明はデイナ
ミツクPLAの場合にも適用可能である事を御理
解願いたい。

符号化PLA３２は、実行すべき複数ビツトの
システム命令に応答して、その様なシステム命令
を一意的に表現するがシステム命令よりも少数の
ビツト数を有する複数ビツトの命令識別信号を発
生する。この実施例で、システム命令は命令レジ
スタ２９からマルチライン・バス３０によつて符
号化PLA３２の入力に供給される処理装置命令
である。符号化PLA３２によつて作られる命令
識別信号はレジスタ３５によつて、復号PLA３
３のANDアレイの第１組の入力に供給される。

符号化PLA３２に供給される処理装置命令は
例えば16ビツトの２進ワードである。現在考察し
ているデータ処理装置は例えばその命令レパート
リーに200種類の異なつた処理装置命令を含み得
る。この場合、入力バスＥは16信号線のバス、出
力バスＫは８信号線のバスであり、レジスタ３５
は符号化PLA３２によつて作られた８ビツトの
命令識別信号を受け取るための８ビツトの２進レ
ジスタである。

シーケンス・カウンタ３４は、復号PLA３３
のANDアレイの第２組の入力に複数ビツトの２
進数信号を供給するための複数ビツト２進カウン
タである。シーケンス・カウンタ３４は、例えば
入力バスＦによつて復号PLA３３に６ビツトの
数字を並列に供給する為の６ビツトのカウンタで
ある。この場合バスＦは６信号線のバスである。

復号PLA３３は、符号化PLA３２からの命令
識別信号及びシーケンス・カウンタ３４からの数
信号に応答して、実行すべき各処理装置命令に関
するマイクロ・ワードの系列を作る。マイクロ・
ワードは復号PLA３３のORアレイの出力に１度
に１つずつ現れる。各マイクロ・ワードは例えば
60ビツトの幅を持つ。その場出力バスＭは60信号
線のバスである。

さらに第５図の制御ユニツトは、復号PLA３
３からのマイクロ・ワートに１度に１つずつ応答
して、第４図のデータ処理システムの動作を１マ
イクロワード・サイクル中に制御するための複数
の制御点信号を各マイクロワート毎に作るための
制御回路を有する。この制御回路はマルチ・ビツ
トの制御レジスタ３６、デコーダ３７及びクロツ
ク・パルス発生回路３８を含む。制御レジスタ３
６のビツト位置の数は１マイクロ・ワード中のビ
ツト位置の数と同じである。復号PLA３３の出
力に現れるマイクロ・ワードは先行するマイク
ロ・ワード・サイクルの終りに制御レジスタ３６
にロードされる。制御レジスタ３６中のマイク
ロ・ワードは、その特定のマイクロ・ワードに関
する特定の制御点信号をデコーダ３７が発生する
ようにデコータ３７を駆動する。

一般に各マイクロワードは、いくつかの符号化
された複数ビツトの制御フイールドを含む。デコ
ーダ３７は、その符号化されたフイールトをデコ
ードして適当な個々の制御点信号を作る。マイク
ロワード中の符号化されていないビツトはデコー
タ３７をそのまま通過して供給される。クロツク
発生回路３８は、制御点信号が実際にデコータ３
７の出力に生じる時点を決定するクロツク・パル
スを供給する。あるデータ処理装置ではマイクロ
ワード・サイクル当り１クロツク・パルス、他の
データ処理装置では各マイクロワード・サイクル
当り数クロツク・パルスが用いられる。デコーダ
３７は典型的な場合、比較的多数の制御点出力線
を有する。典型的なデータ処理装置においては、
100以上の出力線が存在し得る。どのマイクロ・
ワードの場合でも、そのマイクロ・ワードに関す
る所望の制御動作を行なうのに比較時少数の制御
点信号しか付勢されない。

クロツク発生回路３８は、各マイクロワード・
サイクル毎に１カウント値だけシーケンス・カウ
ンタ３４のカウントを増計数するために、シーケ
ンス・カウンタの増計数入力端子にもクロツク・
パルスを加える。そのタイミングは、マイクロワ
ードが制御レジスタ３６にロードされた直後にシ
ーケンス・カウンタ３４が１増計数され復号
PLA３３が次のマイクロワードの形成を始めら
れるようなものである。シーケンス・カウンタ３
４の増計数の繰り返しにより、復号PLA３３は
レジスタ３５中に所在する命令識別信号に関する
マイクロワードの系列を形成する。系列中の最後
のマイクロワードは、次の命令識別信号をレジス
タ３５にロードさせ且つシーケンス・カウンタ３
４をゼロにリセツトするために制御点信号線３９
を付勢する。

第４図を参照すると、新しい処理装置命令が命
令レジスタ２９にロードされる毎に符号化PLA
３２によつて新しい命令識別信号が作られ、適当
な時点にレジスタ３５にロードされる。命令レジ
スタ２９への新しい処理装置命令のロードは、現
在実行中の命令に関するマイクロ・ワード系列の
生じている間の適当な時点で行なわれる。言い換
えると、現在実行中の命令に関して作られたマイ
クロワードのあるものは、主記憶ユニツト２２か
ら次の命令を取り出しそれを命令レジスタ２９に
ロードするための適当な制御点信号線の付勢を行
なう。次に符号化PLA３２は次の命令に関する
適当な命令識別信号を作るように動作する。現在
実行中の命令に関する最後のマイクロワードは、
次の命令識別信号をレジスタ３５にロードさせ、
次の命令に関するマイクロワード系列の生成を開
始させるためにシーケンス・カウンタ３４をリセ
ツトする。

以上説明してきた16ビツト処理装置命令（入力
Ｅ）及び200命令の処理装置命令レパートリーの
例では、符号化PLA３２は200本の積項線を有
し、その符号化出力Ｋは８ビツトの幅である。ま
た復号PLA３３の積項線の数は例えば1000本程
度である。従つてＧ（復号PLAの積項線の数）は
Ｊ（符号化PLAの積項線の数）の５倍に等しくな
る。また比Ｋ／Ｅは0.5に等しいので、第３図の
グラフからチツプ面積節約率は約25％になる。従
つてこの例では復号PLA３３とカスケード式に
符号化PLA３２を用いれば、符号化PLA３２を
省略し命令をそのまま復号PLA３３に加える場
合と比較して25％のチツプ面積の節約ができる。
後者の場合復号PLA３３は多数の入力ビツトを
収容するためにより広いANDアレイを持つ必要
がある。

PLAに関する重要な法則は、PLAの寸法が大
きくなればなる程、その応答時間（入力の変化に
従つて有効な出力を形成するのに必要な時間）が
遅くなる事である。1000本の積項線を有する復号
PLA３３であればこの法則の影響を示し始める
であろう。特に、それはある応用に望ましいより
も遅い応答時間を持つであろう。第６図に示す次
の実施例はこの遅い応答時間の影響を減少させる
方法を示す。特に、この事は大きな復号PLAを
並列に動作する複数の小さな復号PLAで置き換
える事によつて達成される。

第５図に示すすべてのハードウエア・ユニツト
は単一の集積回路チツプ上に形成する事が望まし
い。

制御ユニツト（第６図） 第６図を参照すると、本発明に従つて構成され
第４図の制御ユニツト２４のために用いられたマ
イクロワード生成装置の第２の実施例の機能ブロ
ツク図が示されている。この制御ユニツトは特願
昭58−13865号（特開昭58−172754号）に詳しく
説明されているので、ここでは概略的な説明に留
める。

第５図の実施例に対して、第６図の実施例は並
列的に動作する４個の小さな復号PLA４０、４
１及び４３から成る復号PLA機構を用いる。復
号PLA４０〜４３は各々Ａ、Ｂ、Ｃ及びＤとラ
ベル付けされている。これらの復号PLA４０〜
４３の各々は、所定の処理装置命令の実行に必要
なマイクロワードの各々を形成する。特に、復号
PLA４０〜４３からのマイクロワードは反復的
なＡ−Ｂ−Ｃ−Ｄの系列の形で使われる。

復号PLA４０〜４３は符号化PLA４４及びレ
ジスタ４５によつて並列に駆動される。これらは
各々第５図の符号化PLA３２及びレジスタ３５
に相当する。符号化PLA４４は、バスＥ上の処
理装置命令よりもビツト数の少ないバスＫ上の複
数ビツトの命令識別信号を形成する。

復号PLA４０〜４３の第２の入力は、第５図
のシーケース・カウンタ３４に相当するシーケン
ス・カウンタ４６によつて作られた複数ビツトの
数信号によつて駆動される。最後の２つの復号
PLA４２及び４３に関するシーケンス・カウン
ト数はレジスタ４７によつて供給される。これは
異なつた復号PLAの重なり合つた動作を考慮し
てタイミングを調整するために行なわれる。

第６図の実施例は２つの付加的なPLA即ち第
１サイクルPLA４８及び第２サイクルPLA４９
を含む。第１サイクルPLA４８は所定の命令の
実行に必要な最初のマイクロワードのみを発生す
る。第２サイクルPLA４９はその命令に必要な
２番目のマイクロワードのみを発生する。復号
PLA４０〜４３は、命令の実行に必要なマイク
ロワードの残りを与える。したがつて所定の命令
に関するマイクロワード系列は１−２−Ａ−Ｂ−
Ｃ−Ｄ−Ａ−Ｂ−Ｃ−Ｄ……となる。但し１及び
２は第１サイクルPLA４８及び第２サイクル
PLA４９によつて作られたマイクロワードを表
わす。これら第１サイクルPLA４８及び第２サ
イクルPLA４９は比較的小さな高速動作のPLA
であつて、命令レジスタ２９中の命令によつて直
接駆動される。この事は最初の２つのマイクロワ
ードが非常に速く発生する事を可能にする。この
間に他のPLAはより多くの時間をかけて残りの
マイクロワードを形成し始める事ができる。

この実施例で復号PLA４０〜４３並びに第１
サイクルPLA４８及び第２サイクルPLA４９は
ダイナミツクPLAである。従つて各々は有効な
出力ビツト・パターンを形成するために４つの時
間的に隔離した重なり合わないクロツク・パルス
の組C1、C2、C3及びC4を用いる。PLA４８、４
９、４０、４１、４２及び４３のためのC1〜C4
のクロツク・パルスの組は互いに１マイクロ・ワ
ード・サイクルだだけ偏位しているので、２番目
のPLA４９に関するC1パルスは１番目のPLA４
８に関するC2パルスに一致し、３番目のPLA４
０に関するC1パルスは２番目のPLA４９に関す
るC2パルスに一致する。従つてPLA４８、４９、
４０〜４３に関する内部的動作は偏位しているが
時間的に重なり合つている。これらC1〜C4の
PLA内部クロツク・パルスはPLAクロツク論理
５０から得られる。

符号化PLA４４はダイナミツクPLAでも良い
が、ここでは説明を簡単にするためにスタテイツ
クPLAであると仮定する。

第６図の実施例で、２組の制御レジスタ及びデ
コーダが用いられている。「Ａ」組は制御レジス
タ５１及び５２並びにデコーダ５３より成り、
「Ｂ」組は制御レジスタ５４及び５５並びにデコ
ーダ５６より成る。

第６図の制御ユニツトはクロツク発生回路５７
によつて駆動される。この回路は２組の、インタ
ーリーブされているが重なり合わないクロツク・
パルスＡ及びＢを発生する。Ａクロツク・パルス
は１組のＡゲート５８を周期的に付勢しＢクロツ
ク・パルスは１組のＢゲート５９を周期的に付勢
する。この付勢動作はインターリーブされている
が重なり合わないように行なわれる。このように
してＡデコーダ５３及びＢデコータ５６は交互に
Ａ−Ｂ−Ａ−Ｂの形で制御点信号を供給する。Ａ
デコーダ５３からの多くの制御点信号はＢデコー
ダ５６からの対応物との論理和を取られるので、
第４図のデータ処理装置の多くのユニツトはＡ又
はＢのいずれのクロツク・パルス期間においても
制御点信号を受け取る事ができる。

第１サイクルPLA４８及びＡ復号PLA４０、
Ｃ復号PLA４２はそれらのマイクロワードを１
度に１つずつＡ制御レジスタ５１に供給する。各
マイクロワードはさらに第２のＡ制御レジスタ５
２に渡され、Ａデコーデ５３を駆動して出力制御
点信号を発生させる。この信号はＡクロツク・パ
ルス期間中にＡゲート５８によつて通過させられ
る。同様に、但し時間インターリーブ方式で第２
サイクルPLA４９、Ｂ復号PLA４１及びＤ復号
PLA４３はマイクロワードを１度に１つずつ第
１のＢ制御レジスタ５４に供給する。マイクロワ
ードはそこから第２のＢ制御レジスタ５５に転送
させ、Ｂデコーダ５６を駆動して制御点信号を発
生させる。この信号はＢクロツク・サイクル中に
Ｂゲート５９によつて通過させられる。

就中、各マイクロワードは以下PLA出力スト
ローブ信号と呼ばれる制御点信号を発生させる。
このストローブ信号は、次のマイクロ・ワードを
それに関係した制御レジスタに供給するPLAを
選択する。Ａデコーダ５３からのPLAストロー
ブは、Ａ制御レジスタ５１のための次のマイクロ
ワードを得るためにPLA４８、４０及び４２の
間から選択を行なう。第１サイクルPLA４８は、
どの処理装置命令に関しても必要な最初のマイク
ロワードだけを与えるように選択される。その後
Ａ制御レジスタ５１のためのマイクロワードは交
互にＡ復号PLA４０及びＣ復号PLA４２から取
り出される。Ａデコーダ５３からのPLA出力ス
トローブはS1、SA及びSCと区別され、各々
PLA出力バツフア６０、６１及び６２の１つに
供給される。これらのバツフア６０〜６２の各々
は、その特定のPLA出力ストローブによつて同
時に付勢される並列のゲート回路の組から成る。
付勢された時、バツフアはそれに対応するPLA
の出力に現れるマイクロワードをＡ制御レジスタ
５１の入力に供給する。

同様に、Ｂデコーダ５６によつて作られる
PLA出力ストローブS2、SB及びSDは、Ｂ制御
レジスタ５４のための次のマイクロワードを得る
ためにPLA４９、４１及び４３の間から選択を
行なうのに用いられる。これらのPLAストロー
ブS2、SB及びSDは各々PLA出力バツフア６３、
６４及び６５の１つに加えられる。第２サイクル
PLA４９のためのS2ストローブ信号線は、命令
に関する２番目のマイクロワード・サイクルのた
めのマイクロワードを与えるためにだけ付勢され
る。この後Ｂ制御レジスタ５４のための残りのマ
イクロワードはＢ復号PLA４１及びＤ復号PLA
４３から交互に得られる。

このような種々のマイクロワードの多重化によ
つて、各命令毎に種々のPLA４０〜４３、４８
及び４９から得られるマイクロワードの系列は
１、２、Ａ、Ｂ、Ｃ、Ｄ、Ａ、Ｂ、Ｃ、Ｄ……の
ような順序になる。但しこの数字及び文字はソー
スPLAを識別するものである。第１サイクル
PLA４８及び第２サイクルPLA４９は最初と２
番目のマイクロワードしか与えない。どの命令の
場合も残りのマイクロワードはPLA４０〜４３
からＡ−Ｂ−Ｃ−Ｄの順序で取り出される。付加
されるマイクロワードの正確な数はその命令毎に
異なつていてもよい。

Ｂデコーダ５６から得られる制御点信号パルス
S0によつて、符号化PLA出力レジスタ４５はロ
ードされ、シーケンス・カウンタ４６及びそれに
対応するレジスタ４７はゼロにリセツトされる。
このS0パルスは現在実行中の命令に関するマイ
クロワード系列の終りから３番目のマイクロワー
ドによつて作られる。シーケンス・カウンタ４６
はPLA出力ストローブ・パルスSBによるＡ、
Ｂ、Ｃ及びマイクロワードの各組毎に１回増計数
される。カウンタ・バツフア・レジスタ４７は、
PLA出力ストローブ・パルスSCによるＡ、Ｂ、
Ｃ及びＤマイクロワードの各組毎に１回再ロード
される。

PLAクロツク論理５０はS0制御点信号、種々
のPLA出力ストローブS1、S2、SA、SB、SC及
びSD並びにクロツク発生回路５７からのＡクロ
ツク及びＢクロツクによつて駆動される。これら
種々のパルスは、PLA４０〜４３、４８及び４
９に必要なC1〜C4内部クロツク・パルスを発生
させるための必要且つ充分な情報を含んでいる。

第６図の制御ユニツトのための全回路は単一の
集積回路チツプ上に形成する事が好ましい。４個
の復号PLA４０〜４３を駆動するために符号化
PLA４４を用いれば前述の理由でチツプ面積が
節約される。節約面積の計算において、４個の復
号PLA４０〜４３は各PLA４０〜４３の積項線
の数の和に等しい数の積項線を持つ単一の復号
PLAと等価である。複数の復号PLAを用いた場
合、種々の異なつた復号PLAを全ての入力に配
線する必要のある信号線Ｋの数が減少するので、
一層の面積の節約が実現される。

【図面の簡単な説明】

第１図は単一のPLAのブロツク図、第２図は
カスケード式に接続された２つのPLAのブロツ
ク図、第３図は第２図の構成を採用した場合のチ
ツプ面積節約率を示す図、第４図はデイジタル・
データ処理装置のブロツク図、第５図はカスケー
ド接続PLAで構成した（第４図の）制御ユニツ
トのブロツク図、第６図はカスケード接続PLA
で構成した（第４図の）制御ユニツトのブロツク
図である。

Claims (1)

1. 【特許請求の範囲】 １ 第１群の入力信号に応答して、第１群の入力
   信号の取りうる異なつた２進数パターンをそれぞ
   れ識別するように符号化された、上記第１群の入
   力信号よりも少数のビツトより成る信号を形成す
   る符号化プログラマブル論理アレイと、 上記符号化プログラマブル論理アレイによつて
   形成された符号化された信号及び第２群の入力信
   号に応答して、上記第１群の入力信号及び第２群
   の入力信号の論理関数を表わす出力信号を形成す
   る復号プログラマブル論理アレイとを有する 論理回路。