JPH01253275A - サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、陽極側電極を備えるｐ型エミンタ、ｎ型ベ
ース、ｐ型ベースおよび陰極側電極を備えるｎ型エミン
タとなる導電型を交互に反転して重なる一連の半導体層
を含み、エミッタの１つは１つ又はそれ以上のエミッタ
区域から成り、これらのエミッタに境を接するベースは
それぞれ１つまたはそれ以上のエミッタ区域を含む１つ
又はそれ以上のベース区域から成り、ベース区域の少な
くとも１つには少なくとも１つの第１電界効果トランジ
スタが所属し、このトランジスタがベース区域にはめこ
まれそれと逆の導電型にドープされたソース区域、ベー
ス区域の縁端領域、この縁端領域を覆い薄い電気絶縁層
でそれから分離されている第１ゲート電極およびベース
区域に境を接するベースの部分区域から構成され、ソー
ス区域はベース区域にも接触する１つの第１導電被覆層
を備えるサイリスタに関するものである。

〔従来の技術〕

この種のサイリスタの一例はヨーロッパ特許出願公開第
０１７９２３０号公報により公知である。

このサイリスタはそれぞれエミッタ区域がはめこまれて
いる複数のベース区域を備え、これらのベース区域の少
なくとも１つに１つの電界効果トランジスタが所属する
。このトランジスタはベース区域にはめこまれたそれと
逆の導電型にドープされたソース区域、ベース区域の縁
端領域、この縁端領域を覆い薄い電気絶縁層によってそ
れから分離されたゲート電極およびベース区域に境を接
するサイリスタベースの縁端領域に境を接する部分区域
から成り、ソース区域にはベース区域にも接触する導電
被覆層が設けられる。このサイリスタはゲート電極にト
リガ電圧パルスを加えることにより問題とする程の制？
１１電力を加えることなくトリガリング可能である。

〔発明が解決しようとする課題〕

この発明の目的は、上記の公知サイリスタを改良して極
めて小さい制御電力でトリガできるだけではなく、これ
と比較できる程度の小さい制御電力でターンオフするこ
とも可能であり、トリガリングとターンオフが１つの同
じ制御入力端を通して行われるサイリスタを提供するこ
とである。

〔課題を解決するための手段〕

この目的は特許請求の範囲の請求項１に特徴として挙げ
た構成とすることによって達成される。

〔発明の効果〕

この発明によって得られる利点は、サイリスタのトリガ
リングとターンオフに対して唯一つの制御入力端だけを
必要とし、１つ又はそれ以上の電界効果トランジスタの
ゲート電極を第１極性のトリガリング電圧パルスの電圧
値又は第２極性のターンオフ電圧パルスの電圧値に反転
充電する制御電力をこの制御入力端に加えればよいこと
である。

〔実施例］ 図面に示した実施例についてこの発明を更に詳細に説明
する。

この実施例はドープされた半導体材料例えばシリコンか
ら成る板状体を出発材料とする。この半導体板１は導電
型を交替して重ねられた一連の半導体層を含み、これら
はＰ型エミッタ２、ｎ型べ−ス３、ｐ型ベース４ａ、４
ｂおよびｎ型エミッタ５ａ、５ｂ、５ｃとなるものであ
る。ｐ型エミッタ２は半導体板１の全体に亘って拡がる
連続した層であり、半導体板１の主面１ｂに陽極接続端
へに結ばれた陽極側電極６を備える。主面１ｂにおいて
ｐ型エミッタのドーピング密度は約１０１９１弓とする
のが有利である。ドーピング密度が５Ｘ　１０　”Ｃ１
ｍ−ｆｆと１０Ｉ１０Ｉ４’の間である別の連続層から
成るｎ型ベース３は半導体板１の別の主面１ａにまで達
している。サイリスタのｐ型ベースは複数のｐ型ベース
区域例えば４ａと４ｂから成り、これらの区域はいずれ
も半導体板の主面１ａから始まるようにｎ型ベース３に
はめこまれている。

最後のｎ型エミッタは複数のｎ型エミッタ区域例えば５
ａ、５ｂおよび５Ｃから成り、これらの区域も主面１ａ
から始まるようにｐ型ベース区域例えば４ａにはめこま
れている。ｎ型エミッタ区域例えば５ａ、５ｂ、５ｃは
主面１ａにおけるドーピング密度がＩＱ”ｃｍ−’であ
って、この主面に陰極側電極の部分７．８および９が設
けられ、これらの部分は総て陰極接続端Ｋに結ばれる。

ｐ型ベース区域例えば４ａのドーピング密度ははめこま
れたｎ型エミッタ区域に接する個所において例えばｌ　
Ｑ”Ｃｍ−’である。

図面の半導体板１の左に続く口承されていない部分には
別のｎ型エミッタ区域が設けられ、これに端子Ｋに結ば
れた陰極側電極部分が接触する。

サイリスタの傾斜縁端面はｌＯとして示される。

別のｎ型エミッタ区域は左側に延長したｐ型ベース区域
４ａ内又は区域４ａに横に並んでｎ型ベース３内にはめ
こまれた複数のｐ型ベース区域内に設けることができる
。

Ｐ型ベース区域４ａにはｎチャネル電界効果トランジス
タＴ１のｎ型ソース区域１１がはめこまれ、この区域は
主面１ａまで達しそこに導電被覆層１２が設けられる。

この層はｎ型エミッタ区域５ｃに向かって区域１１の横
の境界を越えるまで延び、ｐ型ベース区域４ａに接触す
る。主面１ａまでとソース区域１１の右側の縁端まで拡
がるｐ型ベース区域４の縁端領域１３は、薄い絶縁Ｎ１
５によって主面から分離されて制御入力端１６に結ばれ
たゲート電極１４で覆われる。縁端領域１３の右側に境
を接するｎ型ベース３の部分区域１７はトランジスタＴ
１のドレン区域を形成する。

ｐ型ベース区域４ａの図に示されていない左側の縁部に
はＴ１と同様に構成されたｎチャネル電界効果トランジ
スタを設けることができる。区域４ａに対応して構成さ
れた別のｐ型ベース区域がサイリスタのｎ型ベース３に
はめこまれているときは、その縁部にＴＩに対応して構
成された別のｎチャネル電界効果トランジスタが設けら
れる。

ｐ型ベース区域４ａにはｐチャネル電界効果トランジス
タＴ２がはめこまれる。このトランジスタのドレン区域
はｎ型エミッタ区域５ｃにはめこまれたｐ導電型半導体
領域１８である。そのソース区域はｎ型エミッタ区域５
Ｃに境を接するｐ型ベース区域４ａの部分区域１９によ
って形成され、そのチャネル区域は区域１８と１９の間
に置かれたｎ型エミッタ区域５Ｃの縁端区域２０から成
る６縁端区域２０は薄い電気絶縁ＷＪ２２によって半導
体板１の主面１ａから分離されたゲート電極２１で覆わ
れる。ソース区域１８には陰極側電極の一部分９が接触
する。ゲート電極２１はこの場合制御入力端１６に結ば
れる。

ｎ型エミッタ区域５ｃ、５ｂおよび５ａにはめこまれた
別のｐ導電型区域２３ないし２７は、Ｔ２と同様な構成
のｐチャネル電界効果トランジスタＴ３ないしＴ７のド
レン区域を形成する。トランジスタＴ３とＴ４のソース
区域は４ａの部分区域２８であり、Ｔ５とＴ６のソース
区域は４ａの部分区域２９である。Ｔ７のソース区域は
ｐ型ベース区域４ａの部分区域３０から成る。それぞれ
のソース区域とドレン区域の間にあるｎ型工乏ツク区域
５ｃ、５ｂおよび５ａの縁端区域から成るトランジスタ
Ｔ３ないしＴ７のチャネル区域はいずれも制御入力端１
６に結ばれたゲート電極によって覆われる。この場合Ｔ
３とＴ４のゲート？ａ極は共通のゲート電極３１の部分
から成り、Ｔ５とＴ６のゲート電極は共通のゲート電極
３２の部分から成る。Ｔ７のゲート電極は３３として示
される、ゲート電極２１に対応してゲート電極３１ない
し３３も薄い電気絶縁層によって主面１ａから分離され
制御入力端１６と結ばれる。ソース区域２３には陰極側
電極の部分９が接触し、ソース区域２４と２５には電極
部分８が接触し、ソース区域２６と２７には電極部分７
が接触する。

４ｂはｐ型ベース区域４ａの横に並べて設けられたｐ型
ベース縁端閉鎖区域であり、ｎ型ベース３からは平面の
ｐｎ接合３４によって分離される。

このｐｎ接合はサイリスタの縁端１０に向かってｎ型エ
ミッタ区域を含む主面１ａにゆるやかに近づいて３５に
おいてそれに達する。ｐｎ接合３４が主面１ａにゆるや
かに近づくことにより、陽極接続端Ａを陰掻接続端によ
りも正の電位に移しｐｎ接合３４に逆電圧をバイアスす
るブロッキング電圧が極めて高い電圧値に到達したとき
始めてｐｎ接合３４あるいは部＋ｔ３と４ａを分離する
ｐｎ接合３６の降伏が生ずるようになる。この降伏電圧
は主面１ａに平行するｐｎ接合３６の部分が降伏する電
圧値にほぼ対応する０区域４ａと４ｂの横方向間隔はｎ
型ベース３の部分区域１７の幅によって決まる。

縁端領域１３を覆うゲート電極１４は、この発明の展開
に基づきｐ型ベース縁端閉鎖区域４ｂの方向に延ばされ
て区域４ａと４ｂの間にあるｎ型ベース３０部分区域１
７の全体を覆っている。この場合電気絶縁層１５もこれ
に対応して延ばされ、延長ゲート電極１４を表面１ａに
対して絶縁する。

これによって別のｐチャネル電界効果トランジスタＴ８
が形成される。このトランジスタはｐ型録端領域１３と
４ｂの左側の縁端領域３７をソース区域又はドレン区域
として含み、ｎ型ベース３のｎ導電型部分区域１７がチ
ャネル区域となる。このチャネル区域は延長したゲート
電極１４により絶縁して覆われる。トランジスタＴ８の
制御はゲート電極１４に結ばれた制御入力端１６を通し
て行われる。

サイリスタのブロッキング状態では接続端ＡとＫの間に
例えば１００ＯＶの電圧がＡを正として加えられる。こ
こで正のトリガ電圧パルス３８を１６に加えると、ゲー
ト電極１４の下側にある縁端領域１３内に反転層が形成
され、ソース区域１１とドレン区域１７の間の導電チャ
ネル３９となる。チャネル３９を通してトリガ電流が流
れる。

このトリガ電流は、ソース区域１１がらチャネル３９を
通してｐ型エミッタ２に向かって流れそこで正孔注入を
行う電子流から成る。同時に矢印４０で示す正孔流がソ
ース区域１１から導電結合１２を通ってｐ型ベース区域
４ａに流れ、５ｃとの間のｐｎ接合を制御する。電子流
と正孔流は大きさが等しく、それらを合わせて陽極側か
ら取り出されるトリガ電流と呼ぶことができる。正孔流
の結果としてｎ型エミッタ区域５ｃは負のキャリアをｐ
型ベース区域４ａに注入する。このキャリアはＰ型エミ
ッタ２に向かって運ばれ、部分２と３の間のｐｎ接合に
おいてｎ型ベース３への正キャリア注入を行う。これに
よりサイリスタは先づｎ型エミッタ区域５Ｃにおいてト
リガされる。ｐチャネル・トランジスタＴ２ないしＴ７
は制御入力端１６が正電位にあるとき阻止されるから、
サイリスタ断面の残りの部分も急速にトリガされ、電極
６とｎ型エミッタ区域５ａ、５ｂおよび５ｃの間にはそ
れぞれ負荷電流部分１．、ｌ、および■。

が流れ、これらの電流は別のｎ型エミッタ区域内の対応
する負荷電流部分と合流してサイリスタの負荷電流とな
る。サイリスタのトリガリング過程と負荷電流通流状態
においては制御入力端１６に負電圧が加えられていない
から、この動作状態ではトランジスタＴ２ないしＴ７の
外にｐチャネル電界効果トランジスタＴ８もブロックさ
れている。

サイリスタのターンオフに際しては制御入力端１６に負
の消去電圧パルス４１を導く、このパルスによりゲート
電極２１の下のｎ型エミッタ区域５Ｃの縁端領域２０内
に反転Ｗ１４２が形成される。

この反転層は区域１８と１９を低い抵抗をもって結合す
る導電チャネルとなり、トランジスタＴ２が導通状態に
移される。同様にトランジスタＴ３ないしＴ７も反転層
４３ないし４７の形成により導通状態となる。ｐチャネ
ル電界効果トランジスタ例えばＴ２ないしＴ７の導通状
態ではソース区域例えば１８と２３ないし２７と共にそ
れらと結ばれている陰極側電極部分例えば７ないし９が
ｐ型ベース区域例えば４ａと低抵抗結合され、それによ
ってｎ型エミッタ区域例えば５ａないし５ｃとｐ型ベー
ス区域例えば４ａの間のｐｎ接合が実質上短絡される。

従ってｐ型エミッタ２からｎ型ベース３に注入された正
キャリアはこの短絡がないとき上記のｐｎ接合に運ばれ
るのであるが、大部分はこの短絡を通してｎ型上４７ク
区域５ａないし５ｃに運ばれ、その際このｐｎ接合にお
いて余分のキャリア注入過程が行われることはない。

これによって負荷電流部分！、ないしＩＣと別のｎ型エ
ミッタ区域に発生した負荷電流部分が遮断され、サイリ
スタはターンオフされる。

サイリスタのトリガリングに対してはゲート電極１４と
それに並列接続されたゲート電極のキャパシタンスを半
導体板電位を基準にしてトリガ電圧パルス３８の電圧値
まで充電すれば充分であるのに対して、そのターンオフ
に対してはゲート電極２１と３１ないし３３の外にこれ
らに並列に接続されたゲート電極のキャパシタンスをタ
ーンオフ電圧パルス４１の電圧値まで充電すれば充分で
ある。これらの操作はほとんど電力消費なしに行われる
。

ｐ型ベース区域４ａとｐ型ベース縁端閉鎖区域４ｂを結
合するＰチャネル電界効果トランジスタＴ８を備えるこ
の発明の実施態様の場合、負のターンオフ電圧パルス４
１はゲート電極１４の下のｎ型ベース３の部分区域Ｉ７
内に反転層４８を形成させる。この反転層４８は、サイ
リスタのターンオフに際して接続端ＡとＫに加えられた
プロ・ノキング電圧に基づいてｐｎ接合３６に形成され
る空間電荷領域の部分区域１７内にある縁端が主面１ａ
にまで貫通するのを阻止する。この場合主面１ａは反転
層４８によってこの空間電荷領域縁端に生ずる比較的高
い電圧から遮蔽される。続くクーンオフ過程において充
分高い逆電圧がｐｎ接合３６に加えられると、ｐｎ接合
３６においての空間電荷領域のｎ型ベース内にある縁端
がｐｎ接合３４の部分区域１７に接する部分にまで貫通
し、従って４ｂがサイリスタのｐ型ベースの内部電界環
と見られるようになる。従ってトランジスタＴ８の機能
に基づきターンオフ過程中のｐｎ接合３６における降伏
は高いブロッキング電圧の印加にも拘らず阻止される。

この発明の１つの実施態様では区域４ａｓ４ｂ、５ａな
いし５ｃおよび１１ならびに部分７ないし９．１４．２
１および３１ないし３３がストライプ形に作られ、画面
にほぼ垂直方向の寸法が画面に平行する方向の寸法より
大きくなっている。更に図面に示した断面構成は一点破
線４９を対称軸とする回転対称半導体構造のものと考え
ることも可能である。この場合区域４ａと４ｂならびに
区・域５ａないし５ｃと１１は円環形構成となる０図面
に示された電極と導電被覆層についても同様であってい
ずれも円環形である。

上記の実施例において各半導体区域の導電形を反転した
ものもこの発明の実施例として可能である。この場合各
部の電圧と電流の符号は反対にし、端子ＡとＫの表示は
交換する必要がある。

【図面の簡単な説明】

図面はこの発明の１つの実施例の断面構成を示す。 ２・・・ｐ型エミッタ ３・・・ｎ型ベース ４ａ、４ｂ・・・ｐ型ベース ５ａ、５ｂ、５　ｃ−ｎ型エミッタ Ｔ１ないしＴ７・・・電界効果トランジスタ１４・・・
ゲート電極 １５・・・電気絶縁層

Claims (1)

1. 【特許請求の範囲】 １）　陽極側電極（６）を備えるｐ型エミッタ（２）、
   ｎ型ベース（３）、ｐ型ベース（４ａ、４ｂ）および陰
   極側電極（７、８、９）を備えるｎ型エミッタ（５ａ、
   ５ｂ、５ｃ）となる導電型を交互に反転して重なる一連
   の半導体層を含み、エミッタの１つは１つ又はそれ以上
   のエミッタ区域（５ａ、５ｂ、５ｃ）から成り、これら
   のエミッタに境を接するベースはそれぞれ１つまたはそ
   れ以上のエミッタ区域（５ａ、５ｂ、５ｃ）を含む１つ
   又はそれ以上のベース区域（４ａ）から成り、ベース区
   域の少なくとも１つ（４ａ）には少なくとも１つの第１
   電界効果トランジスタ（Ｔ１）が所属し、このトランジ
   スタがベース区域（４ａ）にはめこまれそれと逆の導電
   型にドープされたソース区域（１１）、ベース区域（４
   ａ）の縁端領域（１３）、この縁端領域を覆い薄い電気
   絶縁層（１５）でそれから分離されている第１ゲート電
   極（１４）およびベース区域（４ａ）に境を接するベー
   ス（３）の部分区域（１７）から構成され、ソース区域
   （１１）はベース区域（４ａ）にも接触する１つの第１
   導電被覆層（１２）を備えるサイリスタにおいて、１つ
   又はそれ以上のエミッタ区域（５ａないし５ｃ）を含む
   ベース区域の少なくとも１つ（４ａ）に第２電界効果ト
   ランジスタ（Ｔ２ないしＴ７）がはめこまれ、これらの
   電界効果トランジスタはそれぞれエミッタ区域（５ｃ）
   にはめこまれそれと逆型にドープされたドレン区域（１
   ８）、エミッタ区域（５ｃ）に境を接しソース区域とな
   るベース区域（４ａ）の部分区域（１９）およびドレン
   区域（１８）とソース区域（１９）の間にあるエミッタ
   区域（５ｃ）の縁端領域（２０）から成ること、エミッ
   タ区域（５ｃ）の縁端領域（２０）がそれに対して電気
   絶縁されたゲート電極（２１）で覆われること、第１と
   第２のゲート電極（１４、２１）が総て共通の制御入力
   端（１６）に結ばれていることを特徴とするサイリスタ
   。 ２）　１つ又はそれ以上のベース区域（４ａ）の横に並
   べてそれらと同じ導電型のベース縁辺閉鎖区域（４ｂ）
   が境を接するベース（３）にはめこまれ、サイリスタ縁
   端（１０）の方向にエミッタ区域（５ａないし５ｃ）を
   含むサイリスタ主面（１ａ）に次第に近づいているｐｎ
   接合（３４）によってベース（３）から分離されている
   こと、１つ又はそれ以上のベース区域（４ａ）の縁端領
   域（１３）を覆う１つ又はそれ以上の第１ゲート電極（
   １４）がベース縁辺閉鎖区域（４ｂ）に向かう方向に延
   びて縁端領域（１３）と縁辺閉鎖区域（４ｂ）の間にあ
   るベース部分区域（１７）を覆い、その際この第１ゲー
   ト電極の延長部がこの部分区域から電気絶縁されている
   ことを特徴とする請求項１記載のサイリスタ。