JPH0125445B2 - - Google Patents
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- JPH0125445B2 JPH0125445B2 JP56008646A JP864681A JPH0125445B2 JP H0125445 B2 JPH0125445 B2 JP H0125445B2 JP 56008646 A JP56008646 A JP 56008646A JP 864681 A JP864681 A JP 864681A JP H0125445 B2 JPH0125445 B2 JP H0125445B2
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- multiplier
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明は、音声合成等に適用されるデイジタル
フイルタに関するものである。
フイルタに関するものである。
音声合成方式は既に種々の方式が提案されてお
り、例えばパラメータ合成方式としてPACOR
（partial auto correlation）（偏自己相関）方式
や情報量が少なくて済むLSP（line spectrum
pair）（線スペクトル対）方式等が知られている。
このような方式に於いては、有声音の声帯振動を
模擬するパルス発生器と、無声音の乱流雑音を模
擬するランダム雑音発生器と、パラメータに応じ
てフイルタ係数を変更するデイジタルフイルタ
と、DA変換器とを備え、デイジタル処理により
音声合成を行ない、DA変換器によりアナログ音
声信号に変換するものである。
り、例えばパラメータ合成方式としてPACOR
（partial auto correlation）（偏自己相関）方式
や情報量が少なくて済むLSP（line spectrum
pair）（線スペクトル対）方式等が知られている。
このような方式に於いては、有声音の声帯振動を
模擬するパルス発生器と、無声音の乱流雑音を模
擬するランダム雑音発生器と、パラメータに応じ
てフイルタ係数を変更するデイジタルフイルタ
と、DA変換器とを備え、デイジタル処理により
音声合成を行ない、DA変換器によりアナログ音
声信号に変換するものである。
前述のデイジタルフイルタは、乗算器、加算
器、減算器、遅延素子等により構成され、データ
と係数とがそれぞれ直列に入力されてパイプライ
ン処理により演算が行なわれ、声道を模擬するも
のである。このような従来のデイジタルフイルタ
に於いては、複数のパラメータ間には語境界
（word boundary）としてのガードビツト等を付
加するものであつた。又演算結果がオーバフロー
した場合に、それ以降の演算に影響を及ぼして合
成音声が劣化する欠点があつた。
器、減算器、遅延素子等により構成され、データ
と係数とがそれぞれ直列に入力されてパイプライ
ン処理により演算が行なわれ、声道を模擬するも
のである。このような従来のデイジタルフイルタ
に於いては、複数のパラメータ間には語境界
（word boundary）としてのガードビツト等を付
加するものであつた。又演算結果がオーバフロー
した場合に、それ以降の演算に影響を及ぼして合
成音声が劣化する欠点があつた。
本発明は、パイプライン方式でデイジタル演算
処理を行なうデイジタルフイルタに於いて、本来
の演算に不要なガードビツト等を省略した連続デ
ータに対しても正確に演算処理し得るようにし、
又演算結果がオーバフローした場合の影響を除く
ことを目的とするものである。以下実施例につい
て詳細に説明する。
処理を行なうデイジタルフイルタに於いて、本来
の演算に不要なガードビツト等を省略した連続デ
ータに対しても正確に演算処理し得るようにし、
又演算結果がオーバフローした場合の影響を除く
ことを目的とするものである。以下実施例につい
て詳細に説明する。
第１図は本発明の実施例のブロツク線図であ
り、MPLは乗算器、Ｄは遅延素子、＋は加算器、
−は減算器、a1〜ao，b1〜boは乗算器MPLの係
数（乗数）（LSPパラメータ）、x1〜xo，y1〜yoは
乗算器MPLのデータ（被乗数）、S1〜Soは部分
和、Ａは振幅係数である。このデイジタルフイル
タに於いては、乗算器MPL、加算器及び減算器
は時分割で使用することができるので、入力Ｕ
（ｔ）と出力Ｗ（ｔ）との間の構成は、第２図に示
す構成で実現できることになる。
り、MPLは乗算器、Ｄは遅延素子、＋は加算器、
−は減算器、a1〜ao，b1〜boは乗算器MPLの係
数（乗数）（LSPパラメータ）、x1〜xo，y1〜yoは
乗算器MPLのデータ（被乗数）、S1〜Soは部分
和、Ａは振幅係数である。このデイジタルフイル
タに於いては、乗算器MPL、加算器及び減算器
は時分割で使用することができるので、入力Ｕ
（ｔ）と出力Ｗ（ｔ）との間の構成は、第２図に示
す構成で実現できることになる。
第２図に於いて、Ｇ１〜Ｇ６はアンドゲート、
Ｇ７〜Ｇ９はオアゲート、DR１〜〜DR３は遅
延レジスタ、REGは部分和レジスタ、ZRはレジ
スタ、DCNTはオーバフロー検出及び“０”挿
入を行なう制御回路、MPLは乗算器、＋は加算
器、−は減算器、Ｆは係数、SYNは出力同期信号
である。制御回路DCNTはオーバフロー検出を
行なうと、“０”を送出し、アンドゲートＧ１〜
Ｇ６を閉じることにより、パラメータ数に応じた
周期だけ“０”を挿入するものである。又乗算器
MPLの係数a1〜ao、b1〜bo、Ａは時分割的に順
次入力され、入力Ｕ（ｔ）とのタイミングはレジ
スタZRにより調整されることになる。又出力Ｗ
（ｔ）は出力同期信号SYNに同期してアンドゲー
トＧ６から出力される。
Ｇ７〜Ｇ９はオアゲート、DR１〜〜DR３は遅
延レジスタ、REGは部分和レジスタ、ZRはレジ
スタ、DCNTはオーバフロー検出及び“０”挿
入を行なう制御回路、MPLは乗算器、＋は加算
器、−は減算器、Ｆは係数、SYNは出力同期信号
である。制御回路DCNTはオーバフロー検出を
行なうと、“０”を送出し、アンドゲートＧ１〜
Ｇ６を閉じることにより、パラメータ数に応じた
周期だけ“０”を挿入するものである。又乗算器
MPLの係数a1〜ao、b1〜bo、Ａは時分割的に順
次入力され、入力Ｕ（ｔ）とのタイミングはレジ
スタZRにより調整されることになる。又出力Ｗ
（ｔ）は出力同期信号SYNに同期してアンドゲー
トＧ６から出力される。
乗算器MPLは係数Ｆのビツト数に対応した構
成を有するもので、初段モジユールと、ビツト数
をｎとしたとき（ｎ−４）段の基本モジユールと
切捨切上モジユールと終段モジユールとから構成
されている。第３図は初段モジユール、第４図は
基本モジユール、第５図は切捨切上モジユール、
第６図は終段モジユールの構成を示すものであ
る。各図に於いて、DA，DB，DCはそれぞれ同一
周期のクロツクで制御される例えばフリツプフロ
ツプ等からなる遅延素子、Ｇ１０〜Ｇ１４はアン
ドゲート、Ｇ１５はナンドゲート、Ｇ１６はイン
バータ、Ｇ１７，Ｇ１８はノアゲート、ADD１
〜ADD４は加算器、＊１は１ビツト遅延極性挿
入回路、SWはスイツチ、SELは選択回路であ
る。
成を有するもので、初段モジユールと、ビツト数
をｎとしたとき（ｎ−４）段の基本モジユールと
切捨切上モジユールと終段モジユールとから構成
されている。第３図は初段モジユール、第４図は
基本モジユール、第５図は切捨切上モジユール、
第６図は終段モジユールの構成を示すものであ
る。各図に於いて、DA，DB，DCはそれぞれ同一
周期のクロツクで制御される例えばフリツプフロ
ツプ等からなる遅延素子、Ｇ１０〜Ｇ１４はアン
ドゲート、Ｇ１５はナンドゲート、Ｇ１６はイン
バータ、Ｇ１７，Ｇ１８はノアゲート、ADD１
〜ADD４は加算器、＊１は１ビツト遅延極性挿
入回路、SWはスイツチ、SELは選択回路であ
る。
１ビツト遅延極性挿入回路＊１は乗算器の入力
データ（被乗数）のMSB（極性ビツト）と次位の
ビツトとが異なる場合、即ち“０”，“１”又は
“１”，“０”の場合、スイツチSWにより切換接
続されるものである。又同じビツトの場合、即ち
“０”，“０”又は“１”，“１”の場合は、スイツ
チSWにより遅延素子DCが切換接続される。
データ（被乗数）のMSB（極性ビツト）と次位の
ビツトとが異なる場合、即ち“０”，“１”又は
“１”，“０”の場合、スイツチSWにより切換接
続されるものである。又同じビツトの場合、即ち
“０”，“０”又は“１”，“１”の場合は、スイツ
チSWにより遅延素子DCが切換接続される。
第３図に示す初段モジユールには、第２図のオ
アゲートＧ７の出力のデータと係数Ｆとがそれぞ
れLSB（最下位ビツト）から同一タイミングで入
力され、データは４個の遅延素子DAを介して、
又係数は１個の遅延素子DAを介して、それぞれ
次段の基本モジユールのデータ及び係数として入
力され、又加算器ADD１の出力が積の部分和と
して次段の基本モジユールに入力される。加算器
ADD１は、アンドゲートＧ１０の出力が遅延素
子DC又は１ビツト遅延極性挿入回路＊１を介し
てＢ端子に入力され、アンドゲートＧ１１の出力
がＡ端子に入力され、C0端子からのキヤリーが
遅延素子DAを介してCi端子に入力されて、Σ端
子から部分和が出力される。
アゲートＧ７の出力のデータと係数Ｆとがそれぞ
れLSB（最下位ビツト）から同一タイミングで入
力され、データは４個の遅延素子DAを介して、
又係数は１個の遅延素子DAを介して、それぞれ
次段の基本モジユールのデータ及び係数として入
力され、又加算器ADD１の出力が積の部分和と
して次段の基本モジユールに入力される。加算器
ADD１は、アンドゲートＧ１０の出力が遅延素
子DC又は１ビツト遅延極性挿入回路＊１を介し
てＢ端子に入力され、アンドゲートＧ１１の出力
がＡ端子に入力され、C0端子からのキヤリーが
遅延素子DAを介してCi端子に入力されて、Σ端
子から部分和が出力される。
第４図に示す基本モジユールは、前述の如く係
数のビツト数ｎに対して（ｎ−４）段縦続接続さ
れるものであり、初段モジユールのアンドゲート
Ｇ１０の出力が前段のモジユールの積の部分和に
相当した構成となつている。
数のビツト数ｎに対して（ｎ−４）段縦続接続さ
れるものであり、初段モジユールのアンドゲート
Ｇ１０の出力が前段のモジユールの積の部分和に
相当した構成となつている。
第５図に示す切捨切上モジユールは、２進数の
０捨１入を行なうものであり、基本モジユールの
縦続段の最後のデータ、係数及び積の部分和が入
力され、選択回路SELは加算器ADD３のCi端子
に、C0端子の出力又は前段からの積の部分和の
遅延素子DBを介した出力を選択して入力するも
ので、LSBの積の部分和が遅延素子DBを介して
選択回路SELにより選択され、遅延素子DAを介
してCi端子に入力されて、LSBの丸めが行なわれ
る。
０捨１入を行なうものであり、基本モジユールの
縦続段の最後のデータ、係数及び積の部分和が入
力され、選択回路SELは加算器ADD３のCi端子
に、C0端子の出力又は前段からの積の部分和の
遅延素子DBを介した出力を選択して入力するも
ので、LSBの積の部分和が遅延素子DBを介して
選択回路SELにより選択され、遅延素子DAを介
してCi端子に入力されて、LSBの丸めが行なわれ
る。
第６図に示す終段モジユールは、タイミング信
号TZが有効ビツト数に対応して“０”となるも
ので、そのタイミングではナンドゲートＧ１５の
出力の“１”，“０”に関係なく、アンドゲートＧ
１４の出力は“０”となる。又ノアゲートＧ１７
の出力も“０”となり、加算器ADD４のCi端子
及びＡ端子の入力は“０”となつて前段よりの積
の部分和がＢ端子に入力され、Σ端子から出力さ
れ、積出力データのLSBとなる。
号TZが有効ビツト数に対応して“０”となるも
ので、そのタイミングではナンドゲートＧ１５の
出力の“１”，“０”に関係なく、アンドゲートＧ
１４の出力は“０”となる。又ノアゲートＧ１７
の出力も“０”となり、加算器ADD４のCi端子
及びＡ端子の入力は“０”となつて前段よりの積
の部分和がＢ端子に入力され、Σ端子から出力さ
れ、積出力データのLSBとなる。
第７図及び第８図は加算器及び減算器の構成を
示すもので、Ｇ２０，Ｇ２１，Ｇ３０，Ｇ３１は
排他的オアゲート、Ｇ２２〜Ｇ２４，Ｇ３２〜Ｇ
３４はアンドゲート、Ｇ２５，Ｇ３５はオアゲー
ト、Ｇ３６はイバータ、FF１〜FF４はフリツプ
フロツプ、CLKはクロツク、WBは１パラメータ
分の周期で“０”となる信号であつて、フリツプ
フロツプFF２，FF４のクリヤ端子CLR及びプリ
セツト端子PSTに加えられる。
示すもので、Ｇ２０，Ｇ２１，Ｇ３０，Ｇ３１は
排他的オアゲート、Ｇ２２〜Ｇ２４，Ｇ３２〜Ｇ
３４はアンドゲート、Ｇ２５，Ｇ３５はオアゲー
ト、Ｇ３６はイバータ、FF１〜FF４はフリツプ
フロツプ、CLKはクロツク、WBは１パラメータ
分の周期で“０”となる信号であつて、フリツプ
フロツプFF２，FF４のクリヤ端子CLR及びプリ
セツト端子PSTに加えられる。
加算器は入力Ａ，Ｂの全加算出力をフリツプフ
ロツプFF１から出力するものであり、フリツプ
フロツプFF２からキヤリＣ＝AB＋BC＋CAが出
力され、アンドゲートＧ２２〜Ｇ２４及び排他的
オアゲートＧ２１に加えられ、排他的オアゲート
Ｇ２１の出力がフリツプフロツプFF１のデータ
端子Ｄに加えられるので、クロツク端子CKに加
えられるクロツクCLKに従つて出力端子Ｑから
全加算出力が得られる。
ロツプFF１から出力するものであり、フリツプ
フロツプFF２からキヤリＣ＝AB＋BC＋CAが出
力され、アンドゲートＧ２２〜Ｇ２４及び排他的
オアゲートＧ２１に加えられ、排他的オアゲート
Ｇ２１の出力がフリツプフロツプFF１のデータ
端子Ｄに加えられるので、クロツク端子CKに加
えられるクロツクCLKに従つて出力端子Ｑから
全加算出力が得られる。
減算器は入力Ａ，ＢのＡ−Ｂの全減算を行なう
もので、入力ＢがインバータＧ３６で反転され、
以下は加算器と同様に動作し、１ワードのMSB
の演算に於いて、フリツプフロツプFF２，FF４
がクリヤされ、キヤリ又はボローが無視される。
もので、入力ＢがインバータＧ３６で反転され、
以下は加算器と同様に動作し、１ワードのMSB
の演算に於いて、フリツプフロツプFF２，FF４
がクリヤされ、キヤリ又はボローが無視される。
第９図は加算器及び減算器の動作説明用のタイ
ムチヤートであり、信号WBは１パラメータ分の
周期で“０”となり、データのLSBの演算サイ
クルの前にフリツプフロツプFF２，FF４のリセ
ツト及びプリセツトが行なわれ、そのタイミング
では出力のMSBとなる。なおＡ，Ｂは加算器又
は減算器の入力、CLKはクロツクである。
ムチヤートであり、信号WBは１パラメータ分の
周期で“０”となり、データのLSBの演算サイ
クルの前にフリツプフロツプFF２，FF４のリセ
ツト及びプリセツトが行なわれ、そのタイミング
では出力のMSBとなる。なおＡ，Ｂは加算器又
は減算器の入力、CLKはクロツクである。
前述の乗算器、加算器及び減算器と更に遅延素
子等を組合せ、更にループ最終段にオーバフロー
検出及び“０”挿入を行なう制御回路DCNTを
設けることにより、第２図に示すデイジタルフイ
ルタが構成される。そして時分割的に演算処理す
ることにより、第１図に示すデイジタルフイルタ
の機能と同様の機能を発揮することができるもの
となる。
子等を組合せ、更にループ最終段にオーバフロー
検出及び“０”挿入を行なう制御回路DCNTを
設けることにより、第２図に示すデイジタルフイ
ルタが構成される。そして時分割的に演算処理す
ることにより、第１図に示すデイジタルフイルタ
の機能と同様の機能を発揮することができるもの
となる。
例えば、この制御回路DCNTの具体的動作は、
フイルタ内部演算結果と入力Ｕ（ｔ）の加算によ
り得られる値のMSB（極性ビツト）と次位ビツト
が異なつておれば（10…あるいは01…）、オーバ
フローとみなし、第２図に示されるルートでゲー
トをかけ、１フイルタ演算サイクルの期間“０”
〔詰〕めを行なう。
フイルタ内部演算結果と入力Ｕ（ｔ）の加算によ
り得られる値のMSB（極性ビツト）と次位ビツト
が異なつておれば（10…あるいは01…）、オーバ
フローとみなし、第２図に示されるルートでゲー
トをかけ、１フイルタ演算サイクルの期間“０”
〔詰〕めを行なう。
次にデータと係数とが共に６ビツトの場合につ
いて乗算器の演算例を説明する。
いて乗算器の演算例を説明する。
係数のビツト数ｎが６であるから、乗算器は、
初段モジユール、２個の基本モジユール、切捨切
上モジユール、終段モジユールにより構成され
る。２の補数表示を採用し、データが“0.01011”
（＋0.34375）、係数が“11.1001”（−0.4375）の場
合、第１０図に示す演算が行なわれることにな
る。同図に於いて、×印は直列に入力される他の
データのビツトを示し、D0，b1，Σ1は初段モジ
ユールの加算器ADD１のＢ端子入力、Ａ端子入
力及び積の部分和、D1，b2，Σ2及びD2，b3，Σ3
は基本モジユールの１段目及び２段目のそれぞれ
加算器ADD２のＢ端子入力、Ａ端子入力及び積
の部分和、D3，b4，Σ4は切捨切上モジユールの
加算器ADD３のＢ端子入力、Ａ端子入力及び積
の部分和、D4，b5，Ci，Σは終段モジユールの加
算器ADD４のＢ端子入力、Ａ端子入力、Ci端子
入力及び積出力を示す。
初段モジユール、２個の基本モジユール、切捨切
上モジユール、終段モジユールにより構成され
る。２の補数表示を採用し、データが“0.01011”
（＋0.34375）、係数が“11.1001”（−0.4375）の場
合、第１０図に示す演算が行なわれることにな
る。同図に於いて、×印は直列に入力される他の
データのビツトを示し、D0，b1，Σ1は初段モジ
ユールの加算器ADD１のＢ端子入力、Ａ端子入
力及び積の部分和、D1，b2，Σ2及びD2，b3，Σ3
は基本モジユールの１段目及び２段目のそれぞれ
加算器ADD２のＢ端子入力、Ａ端子入力及び積
の部分和、D3，b4，Σ4は切捨切上モジユールの
加算器ADD３のＢ端子入力、Ａ端子入力及び積
の部分和、D4，b5，Ci，Σは終段モジユールの加
算器ADD４のＢ端子入力、Ａ端子入力、Ci端子
入力及び積出力を示す。
切捨切上モジユールに於いて、D3のLSB（０）
が丸めの対称ビツトとなる。又終段モジユールに
於いて、D4のサインエクステンシヨンを行なわ
ずに、他のモジユールでは無視したLSBを残し、
このLSBに対応するb5のビツトを“０”にしてb5
のMSBを無視する。又b5のLSBとなるべきビツ
ト位置、即ち前述の“０”のビツトの上位のビツ
ト位置にキヤリとしてCi＝“１”とする。従つて
積出力Σは“1.11011”となる。
が丸めの対称ビツトとなる。又終段モジユールに
於いて、D4のサインエクステンシヨンを行なわ
ずに、他のモジユールでは無視したLSBを残し、
このLSBに対応するb5のビツトを“０”にしてb5
のMSBを無視する。又b5のLSBとなるべきビツ
ト位置、即ち前述の“０”のビツトの上位のビツ
ト位置にキヤリとしてCi＝“１”とする。従つて
積出力Σは“1.11011”となる。
第１１図はデータが“0.11100”（＋0.875）、係
数が“00.0111”（＋0.4375）の場合を示し、デー
タの絶対値が0.5以上であることにより、サイン
エクステンシヨンの手法（矢印で示す）では、積
出力Σが“0.00100”となつて正確な積出力が得
られないので、第１２図に示すように極性挿入法
（矢印で示す）を適用する。即ち１ビツト遅延極
性挿入回路＊１を用いるものである。従つて積出
力Σは“0.01100”となる。
数が“00.0111”（＋0.4375）の場合を示し、デー
タの絶対値が0.5以上であることにより、サイン
エクステンシヨンの手法（矢印で示す）では、積
出力Σが“0.00100”となつて正確な積出力が得
られないので、第１２図に示すように極性挿入法
（矢印で示す）を適用する。即ち１ビツト遅延極
性挿入回路＊１を用いるものである。従つて積出
力Σは“0.01100”となる。
以上説明したように、本発明は、所定のデータ
長毎に語境界としての余剰ビツトを挿入すること
なく、有効ビツト長のみの演算で済むので、演算
速度を向上することができる。又乗算器に於いて
は、切捨切上モジユールが終段モジユールの前段
に設けられているので、最終的な演算結果に対し
て丸めが行なわれることにより、誤差が少なくな
る。又オーバフロー検出によりパラメータ数に応
じた周期だけ“０”を挿入するので、オーバフロ
ーによる影響が波及しない利点がある。
長毎に語境界としての余剰ビツトを挿入すること
なく、有効ビツト長のみの演算で済むので、演算
速度を向上することができる。又乗算器に於いて
は、切捨切上モジユールが終段モジユールの前段
に設けられているので、最終的な演算結果に対し
て丸めが行なわれることにより、誤差が少なくな
る。又オーバフロー検出によりパラメータ数に応
じた周期だけ“０”を挿入するので、オーバフロ
ーによる影響が波及しない利点がある。
第１図は本発明の実施例の原理説明のブロツク
線図、第２図は本発明の実施例のブロツク線図、
第３図、第４図、第５図及び第６図は本発明の実
施例の乗算器を構成する初段モジユール、基本モ
ジユール、切捨切上モジユール及び終段モジユー
ルのブロツク線図、第７図及び第８図は本発明の
実施例の加算器及び減算器のブロツク線図、第９
図は加算器及び減算器の動作説明用タイムチヤー
ト、第１０図、第１１図及び第１２図は乗算器の
演算説明図である。 MPLは乗算器、＋は加算器、−は減算器、Ｄ，
DA，DB，DCは遅延素子、DCNTはオーバフロー
検出及び“０”挿入を行なう制御回路、ZR，
REGはレジスタ、DR１〜DR３は遅延レジスタ、
Ｇ１〜Ｇ６，Ｇ１０〜Ｇ１４，Ｇ２２〜Ｇ２４，
Ｇ３２〜Ｇ３４はアンドゲート、Ｇ７〜Ｇ９，Ｇ
３５はオアゲート、ADD１〜ADD４は加算器、
＊１は１ビツト遅延極性挿入回路、Ｇ１５はナン
ドゲート、Ｇ１７，Ｇ１８はノアゲートである。
線図、第２図は本発明の実施例のブロツク線図、
第３図、第４図、第５図及び第６図は本発明の実
施例の乗算器を構成する初段モジユール、基本モ
ジユール、切捨切上モジユール及び終段モジユー
ルのブロツク線図、第７図及び第８図は本発明の
実施例の加算器及び減算器のブロツク線図、第９
図は加算器及び減算器の動作説明用タイムチヤー
ト、第１０図、第１１図及び第１２図は乗算器の
演算説明図である。 MPLは乗算器、＋は加算器、−は減算器、Ｄ，
DA，DB，DCは遅延素子、DCNTはオーバフロー
検出及び“０”挿入を行なう制御回路、ZR，
REGはレジスタ、DR１〜DR３は遅延レジスタ、
Ｇ１〜Ｇ６，Ｇ１０〜Ｇ１４，Ｇ２２〜Ｇ２４，
Ｇ３２〜Ｇ３４はアンドゲート、Ｇ７〜Ｇ９，Ｇ
３５はオアゲート、ADD１〜ADD４は加算器、
＊１は１ビツト遅延極性挿入回路、Ｇ１５はナン
ドゲート、Ｇ１７，Ｇ１８はノアゲートである。
Claims (1)
- 【特許請求の範囲】 １ 乗算器、加算器、減算器、遅延素子、レジス
タ等から構成され、パイプライン方式でデイジタ
ル演算処理を行うデイジタルフイルタに於いて、
前記乗算器は、初段モジユール、基本モジユー
ル、切捨切上モジユール及び終段モジユールの縦
続接続構成により複数係数の有効データ長のみを
連続直列入力して演算することを可能とし、フイ
ルタの演算ループ最終段に、演算結果のオーバフ
ローを検出すると共に、オーバフローを検出した
とき、フイルタ内部のレジスタに前記乗算器の係
数（乗数）あるいはデータ（被乗数）となるパラ
メータ数に応じた周期だけ“０”を挿入する制御
回路を接続したことを特徴とするデイジタルフイ
ルタ。 ２ 乗算器、加算器、減算器、遅延素子、レジス
タ等から構成され、パイプライン方式でデイジタ
ル演算処理を行うデイジタルフイルタに於いて、
前記乗算器は、初段モジユール、基本モジユー
ル、切捨切上モジユール及び終段モジユールの縦
続接続構成により複数係数の有効データ長のみを
連続直列入力して演算することを可能とし、前記
加算器及び減算器は、データの最下位ビツト
LSBの演算サイクルの前にリセツト及びプリセ
ツトして、有効データ長のみを連続直列入力して
演算する構成を有し、且つフイルタの演算ループ
最終段に、演算結果のオーバフローを検出すると
共に、オーバフローを検出したとき、フイルタ内
部のレジスタに前記乗算器の係数（乗数）あるい
はデータ（被乗数）となるパラメータ数に応じた
周期だけ“０”を挿入する制御回路を接続したこ
とを特徴とするデイジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP864681A JPS57123716A (en) | 1981-01-23 | 1981-01-23 | Digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP864681A JPS57123716A (en) | 1981-01-23 | 1981-01-23 | Digital filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123716A JPS57123716A (en) | 1982-08-02 |
| JPH0125445B2 true JPH0125445B2 (ja) | 1989-05-17 |
Family
ID=11698703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP864681A Granted JPS57123716A (en) | 1981-01-23 | 1981-01-23 | Digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123716A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0687534B2 (ja) * | 1987-04-22 | 1994-11-02 | 日本ビクター株式会社 | デジタル信号の演算装置におけるオ−バ−ロ−ド防止用ピ−ク表示装置 |
| JPS63292716A (ja) * | 1987-05-25 | 1988-11-30 | Victor Co Of Japan Ltd | デジタル信号の演算装置におけるオ−バ−ロ−ド防止用ピ−ク表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54554A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Digital filter |
| JPS5524728A (en) * | 1978-08-08 | 1980-02-22 | Kawasaki Steel Corp | Method of controlling hot run table of hot continuous rolling mill |
-
1981
- 1981-01-23 JP JP864681A patent/JPS57123716A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123716A (en) | 1982-08-02 |
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