JPH01255909A - パワーダウンモードの起動及び解除方式 - Google Patents
パワーダウンモードの起動及び解除方式Info
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- JPH01255909A JPH01255909A JP63083873A JP8387388A JPH01255909A JP H01255909 A JPH01255909 A JP H01255909A JP 63083873 A JP63083873 A JP 63083873A JP 8387388 A JP8387388 A JP 8387388A JP H01255909 A JPH01255909 A JP H01255909A
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- 230000004913 activation Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 6
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- 239000000843 powder Substances 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パワーダウン機能を有するワンチップマイク
ロフンピユータにおけるパワーダウンモードの起動及び
解除方式に関するものである。
ロフンピユータにおけるパワーダウンモードの起動及び
解除方式に関するものである。
マイクロコンピュータを搭載したシステムにおいて、ラ
ンダムアクセスメモリ（ＲＡＭ）５２の内容を保持する
為に、従来は第３図に示すようにＲＡＭ５２と中央処理
装置（ＣＰＵ）５１が別チップであったので、例えば自
動車のイグニッションスイッチを介して供給される主電
源５３がＯＦＦの時に、ＲＡＭ５２の内容を保持するた
め、ＲＡＭ５２のチップのみにイグニッションスイッチ
を介さず常時供給されるバックアップ電源を接続すれば
よかった。しかしながら、近年マイクロコンピュータの
ワンチップ化が進み、主電源をＯＦＦにするとＣＰＵに
電源が供給されなくなり、ＲＡＭの内容が破壊されてし
まうので、ＲＡＭの内容を保持するのにＣＰＵにもバッ
クアップ電源を供給し続けなければならない。その結果
ＣＰＵが動作するため消費電力が大きくなるという欠点
があった。
ンダムアクセスメモリ（ＲＡＭ）５２の内容を保持する
為に、従来は第３図に示すようにＲＡＭ５２と中央処理
装置（ＣＰＵ）５１が別チップであったので、例えば自
動車のイグニッションスイッチを介して供給される主電
源５３がＯＦＦの時に、ＲＡＭ５２の内容を保持するた
め、ＲＡＭ５２のチップのみにイグニッションスイッチ
を介さず常時供給されるバックアップ電源を接続すれば
よかった。しかしながら、近年マイクロコンピュータの
ワンチップ化が進み、主電源をＯＦＦにするとＣＰＵに
電源が供給されなくなり、ＲＡＭの内容が破壊されてし
まうので、ＲＡＭの内容を保持するのにＣＰＵにもバッ
クアップ電源を供給し続けなければならない。その結果
ＣＰＵが動作するため消費電力が大きくなるという欠点
があった。
最近この欠点を解消すべく、ＣＰＵの動作を停止させて
ＲＡＭの内容のみを保持するパワーダウン機能のついた
ワンチップマイクロコンピュータが使用されるようにな
った。
ＲＡＭの内容のみを保持するパワーダウン機能のついた
ワンチップマイクロコンピュータが使用されるようにな
った。
第４図は従来のパワーダウンモードを実施する為のワン
チップマイクロコンピュータシステムの構成例を示すブ
ロック図°セある。同図において、６１はユニット、６
２はバッテリー、６３はバックアップ電源、６４は主電
源である。また、ユニット６１はパワーオンリセット装
置６５、レベル変換回路６６及びＣＰＵ６７を具備して
いる。
チップマイクロコンピュータシステムの構成例を示すブ
ロック図°セある。同図において、６１はユニット、６
２はバッテリー、６３はバックアップ電源、６４は主電
源である。また、ユニット６１はパワーオンリセット装
置６５、レベル変換回路６６及びＣＰＵ６７を具備して
いる。
上記構成のワンチップマイクロコンピュータシステムで
は、主１Ｒ６４を割り込み信号発生装置として、レベル
変換回路６６を介してＣＰＵ６７の内部又は外部割り込
み信号人力ポート（ＩＦＴ）に接続する。バックアップ
電源６３は、パワーオンリセット装置６５を介してＣＰ
Ｕ６７のリセット端子（ＲＥＳＥＴ）に接続し、バック
アップ電源６３のみによりパワーオンリセットがかけら
れるようにする。立上り信号発生装置としてイグニッシ
ョンスイッチ６８及びレベル変換回路６６により、イグ
ニッションスイッチ６８の投入時にエツジ入力信号とし
ての立上り信号を発生する。第５図は第４図のフンチッ
プマイクロコンピュータシステムのパワーダウンモード
検出用のプログラムの例を示すフローチャートである。
は、主１Ｒ６４を割り込み信号発生装置として、レベル
変換回路６６を介してＣＰＵ６７の内部又は外部割り込
み信号人力ポート（ＩＦＴ）に接続する。バックアップ
電源６３は、パワーオンリセット装置６５を介してＣＰ
Ｕ６７のリセット端子（ＲＥＳＥＴ）に接続し、バック
アップ電源６３のみによりパワーオンリセットがかけら
れるようにする。立上り信号発生装置としてイグニッシ
ョンスイッチ６８及びレベル変換回路６６により、イグ
ニッションスイッチ６８の投入時にエツジ入力信号とし
ての立上り信号を発生する。第５図は第４図のフンチッ
プマイクロコンピュータシステムのパワーダウンモード
検出用のプログラムの例を示すフローチャートである。
同図に示すように、主電源°龜４がＯＮになっていると
通常の処理を実行しくステップ２０１．２０２）、主電
源６４がＯＮになってＣＰＵ６７が動作している状態か
ら、主電源６４をＯＦＦにすると、レベル変換回路は６
６は主電源６４のレベルダウンを検知し、ＣＰＵ６７は
パワーダウン処理を実行しくステップ２０３）、パワー
ダウンモードに移行する（ステップ２０４）。
通常の処理を実行しくステップ２０１．２０２）、主電
源６４がＯＮになってＣＰＵ６７が動作している状態か
ら、主電源６４をＯＦＦにすると、レベル変換回路は６
６は主電源６４のレベルダウンを検知し、ＣＰＵ６７は
パワーダウン処理を実行しくステップ２０３）、パワー
ダウンモードに移行する（ステップ２０４）。
また、パワーダウンからの復帰は次のようになる。即ち
、パワーダウンから主電源６４をＯＮとすると、主電源
６４の立ち上がりが前記外部割り込み信号入力ボートを
介して割り込み信号としてＣＰＵ６７に入力され、ある
特有の番地から動作を開始する。
、パワーダウンから主電源６４をＯＮとすると、主電源
６４の立ち上がりが前記外部割り込み信号入力ボートを
介して割り込み信号としてＣＰＵ６７に入力され、ある
特有の番地から動作を開始する。
しかしながら、上記従来のパワーダウンモードへの起動
及びパワーダウンモードからの解除方法では、主電源６
４をレベル変換回路６６を通してＣＰＵ６７に接続して
いる。そして、このレベルのみでパワーダウンモードの
起動及び解除を行なっている為、もしとの゛ラインに異
常が発生した場合、ＣＰＵ６７に電源が供給されている
にもかかわらず、パワーダウンモードの解除ができなか
ったり、逆に誤ってパワーダウンしてしまう可能性があ
る。
及びパワーダウンモードからの解除方法では、主電源６
４をレベル変換回路６６を通してＣＰＵ６７に接続して
いる。そして、このレベルのみでパワーダウンモードの
起動及び解除を行なっている為、もしとの゛ラインに異
常が発生した場合、ＣＰＵ６７に電源が供給されている
にもかかわらず、パワーダウンモードの解除ができなか
ったり、逆に誤ってパワーダウンしてしまう可能性があ
る。
本発明は上述の点に鑑みてなされたもので、誤ったパワ
ーダウンモードを除去し、正規にパワーダウン機能を働
かせて、消費電力を少なくするパワーダウンモードの起
動及び解除方式を提供することにある。
ーダウンモードを除去し、正規にパワーダウン機能を働
かせて、消費電力を少なくするパワーダウンモードの起
動及び解除方式を提供することにある。
上記課題を解決するため本発明は、パワーダウンモート
ラ有スるワンチップマイクロコンピュータを搭載した装
置において、該ワンチップマイクロコンピュータに外部
からの信号により割り込みを発生する割り込み信号発生
装置と主電源をＯＮすることにより立上り信号を発生す
る立上信号発生装置を内蔵し、これら割り込み信号発生
装置からの信号と立上信号発生装置からの信号の２つの
信号をパワーダウンモード検出用の入力信号として使用
するように構成し′た。
ラ有スるワンチップマイクロコンピュータを搭載した装
置において、該ワンチップマイクロコンピュータに外部
からの信号により割り込みを発生する割り込み信号発生
装置と主電源をＯＮすることにより立上り信号を発生す
る立上信号発生装置を内蔵し、これら割り込み信号発生
装置からの信号と立上信号発生装置からの信号の２つの
信号をパワーダウンモード検出用の入力信号として使用
するように構成し′た。
パワーダウンモードの起動及び解除方式を上記の如くす
ることにより、主電源が立ち上がると立上信号発生装置
より発生された信号により、パワーダウンからの復帰が
できる。また、外部からの要求信号により割り込み信号
発生装置が発生許せた信号によってもパワーダウンから
の復帰ができる。一方パワーダウン起動時も同様に上記
２つの信号により検出することができる。
ることにより、主電源が立ち上がると立上信号発生装置
より発生された信号により、パワーダウンからの復帰が
できる。また、外部からの要求信号により割り込み信号
発生装置が発生許せた信号によってもパワーダウンから
の復帰ができる。一方パワーダウン起動時も同様に上記
２つの信号により検出することができる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は、本発明に係るパワーダウンモードの起動及び
解除方式を適用するワンチップマイクロコンピュータシ
ステムの機能構成を示すブロック図で、第１図（ａ）は
パワーダウンモード解放時の機能ブロック図、第１図（
ｂ）はパワーダウンモード起動時の機能ブロック図であ
る。
解除方式を適用するワンチップマイクロコンピュータシ
ステムの機能構成を示すブロック図で、第１図（ａ）は
パワーダウンモード解放時の機能ブロック図、第１図（
ｂ）はパワーダウンモード起動時の機能ブロック図であ
る。
本実施例では電装品、特にエンジンコントロールを行な
うユニットを★す象に説明する。第１図（ａ）、（ｂ）
において、１はバッテリー、２はバックアップ電源、３
は主電源、４は外部入力信号、５はパワーオンリセット
装置、６はレベル変換回路、７は割り込み信号発生装置
、８はＣＰＵ、９はイグニッションスイッチ、１０は論
理和をとる手段、１１は論理積をとる手段である。
うユニットを★す象に説明する。第１図（ａ）、（ｂ）
において、１はバッテリー、２はバックアップ電源、３
は主電源、４は外部入力信号、５はパワーオンリセット
装置、６はレベル変換回路、７は割り込み信号発生装置
、８はＣＰＵ、９はイグニッションスイッチ、１０は論
理和をとる手段、１１は論理積をとる手段である。
上記構成のシステムにおいて、パワーオンリセット装置
５は、バックアップ電源２によってパワーオンリセット
がかけられる。レベル変換回路６は、イグニッションス
イッチ９を投入した時にエツジ入力信号として立上り信
号を発生する。また、割り込み信号発生装置７は、外部
から信号を受取ってエツジ入力信号としての立上り信号
を発生する。
５は、バックアップ電源２によってパワーオンリセット
がかけられる。レベル変換回路６は、イグニッションス
イッチ９を投入した時にエツジ入力信号として立上り信
号を発生する。また、割り込み信号発生装置７は、外部
から信号を受取ってエツジ入力信号としての立上り信号
を発生する。
第２図は、本発明に係るパワーダウンモード検出用のプ
ログラムの１例を示すフローチャートである。ステップ
１０１において、主電源３がＯＮか否かを判断し、主電
源３がＯＮになってＣＰＵ８が動作していればステップ
１０２において通常処理を行なう。ＣＰ Ｕ ｓ ’ｂ
＜動作している状態から主電源３をＯＦＦにすると、主
電源３のレベルダウンを検知し、ステップ１０３におい
て外部入力信号４があるか否かの判断をする。主１Ｒ３
がレベルダウンしていても、ステップ１０３で外部入力
信号４があれば、パワーダウンモードとしないでステッ
プ１０２の通常処理を行なう。つまり、パワーダウンモ
ードを起動する際は、主電源３が０ＦＦｕていてしかも
外部入力信号４がないというＡＮＤ条件が成立しなけれ
ばパワーダウンモードの起動は行なわない。
ログラムの１例を示すフローチャートである。ステップ
１０１において、主電源３がＯＮか否かを判断し、主電
源３がＯＮになってＣＰＵ８が動作していればステップ
１０２において通常処理を行なう。ＣＰ Ｕ ｓ ’ｂ
＜動作している状態から主電源３をＯＦＦにすると、主
電源３のレベルダウンを検知し、ステップ１０３におい
て外部入力信号４があるか否かの判断をする。主１Ｒ３
がレベルダウンしていても、ステップ１０３で外部入力
信号４があれば、パワーダウンモードとしないでステッ
プ１０２の通常処理を行なう。つまり、パワーダウンモ
ードを起動する際は、主電源３が０ＦＦｕていてしかも
外部入力信号４がないというＡＮＤ条件が成立しなけれ
ばパワーダウンモードの起動は行なわない。
また、通常のモード（パワーダウンでないモード）では
、レベル変換回路６又は外部入力信号４による割り込み
信号発生装置７からの信号、の盗視のみを行ない、これ
らの信号による割り込み処理は実行しない。
、レベル変換回路６又は外部入力信号４による割り込み
信号発生装置７からの信号、の盗視のみを行ない、これ
らの信号による割り込み処理は実行しない。
一方、ステップ１０１と１０３において、主型′ｓ、３
のレベルダウンと外部入力信号４がないという条件が成
立した場合はパワーダウンの起動を行なう（ステップ１
０５）。その際パワーダウンモードに移行する前にス・
テップ１０４において、レベル変換回路６又は外部入力
信号４による割り込み信号発生装置７からの信号による
割り込み処理ができるようにしておく。
のレベルダウンと外部入力信号４がないという条件が成
立した場合はパワーダウンの起動を行なう（ステップ１
０５）。その際パワーダウンモードに移行する前にス・
テップ１０４において、レベル変換回路６又は外部入力
信号４による割り込み信号発生装置７からの信号による
割り込み処理ができるようにしておく。
また、パワーダウンの解除は、主電源３のＯＮ又は外部
入力信号のいずれかが検知できた時に、割り込み処理か
らプログラムが動き始められるような論理和（ＯＲ）条
件にしておく（第１図（ｂ）参照）。これにより上記い
ずれかの信号が入力された時に、パワーダウンの解除を
行なうことができる。
入力信号のいずれかが検知できた時に、割り込み処理か
らプログラムが動き始められるような論理和（ＯＲ）条
件にしておく（第１図（ｂ）参照）。これにより上記い
ずれかの信号が入力された時に、パワーダウンの解除を
行なうことができる。
以上、説明したように本発明によれば、パワーダウンモ
ードの起動の際は、複数の入力情報の論理積をとる手段
を設けると共に、解除の際には複数の入力情報の論理和
をとる手段を設けるので、入力情報のどれかが入力不可
能になっても誤ってパワーダウンする可能性が少なくな
り、またパワーダウンからの復帰もより確実に行なうこ
とができるという優れた効果が得られる。
ードの起動の際は、複数の入力情報の論理積をとる手段
を設けると共に、解除の際には複数の入力情報の論理和
をとる手段を設けるので、入力情報のどれかが入力不可
能になっても誤ってパワーダウンする可能性が少なくな
り、またパワーダウンからの復帰もより確実に行なうこ
とができるという優れた効果が得られる。
第１図は本発明に係るパワーダウンモードの起動及び解
除方式を適用するワンチップマイクロコンピュータシス
テムの機能構成を示すブロック図で、第１図（ａ）はパ
ワーダウンモード解放時の機能ブロック図、゛第１図（
ｂ）はパワーダウンモード起動時の機能ブロック図、第
２図は本発明に係るパワーダウンモード検出用のプログ
ラムの例を示すフローチャート、第３図は従来のＲＡＭ
とＣＰＵとが別チップのマイクロコンピュータシステム
の構成を示すブロック図、第４図は従来のパワーダウン
モードを実施する為のフンチップマイクロコンピュータ
システムの構成例を示すブロック図、第５図は第４図の
ワンチップマ、イクロコンピュータシステムのパワーダ
ウンモード検出用のプログラムの例を示すフローチャー
トである。 図中、１・・・・バッテリー、２・・・・バックアップ
電源、３・・・・主電源、４・・・・外部入力信号、５
・・・・パワーオンリセット装置、６・・・・レベル変
換回路、７・・・・割り込み信萼尭生装置、８・・・・
ＣＰＵ、９・・・・イグニッションスイッチ、１０・・
・・論理和をとる手段、１１・・・・論理積をとる手段
。
除方式を適用するワンチップマイクロコンピュータシス
テムの機能構成を示すブロック図で、第１図（ａ）はパ
ワーダウンモード解放時の機能ブロック図、゛第１図（
ｂ）はパワーダウンモード起動時の機能ブロック図、第
２図は本発明に係るパワーダウンモード検出用のプログ
ラムの例を示すフローチャート、第３図は従来のＲＡＭ
とＣＰＵとが別チップのマイクロコンピュータシステム
の構成を示すブロック図、第４図は従来のパワーダウン
モードを実施する為のフンチップマイクロコンピュータ
システムの構成例を示すブロック図、第５図は第４図の
ワンチップマ、イクロコンピュータシステムのパワーダ
ウンモード検出用のプログラムの例を示すフローチャー
トである。 図中、１・・・・バッテリー、２・・・・バックアップ
電源、３・・・・主電源、４・・・・外部入力信号、５
・・・・パワーオンリセット装置、６・・・・レベル変
換回路、７・・・・割り込み信萼尭生装置、８・・・・
ＣＰＵ、９・・・・イグニッションスイッチ、１０・・
・・論理和をとる手段、１１・・・・論理積をとる手段
。
Claims (1)
- パワーダウンモードを有するワンチップマイクロコンピ
ュータと少なくとも１つ以上の外部からの要因により、
割り込み信号を発生する割り込み信号発生装置と主電源
のＯＮを検出し信号を発生する検出装置とを有する装置
において、前記割り込み信号発生装置からの割り込み信
号と検出装置からの主電源ＯＮの検出信号の２信号の論
理積をとる手段と、これら２信号の論理和をとる手段と
を設け、パワーダウンモードの起動は前記２信号の論理
積をとる手段の出力により行ない、パワーダウンモード
の解除は前記２信号の論理和をとる手段の出力により行
なうことを特徴とするパワーダウンモードの起動及び解
除方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083873A JPH01255909A (ja) | 1988-04-05 | 1988-04-05 | パワーダウンモードの起動及び解除方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083873A JPH01255909A (ja) | 1988-04-05 | 1988-04-05 | パワーダウンモードの起動及び解除方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255909A true JPH01255909A (ja) | 1989-10-12 |
Family
ID=13814776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083873A Pending JPH01255909A (ja) | 1988-04-05 | 1988-04-05 | パワーダウンモードの起動及び解除方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120716B2 (en) | 2002-11-01 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and interrupt request output method thereof |
-
1988
- 1988-04-05 JP JP63083873A patent/JPH01255909A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120716B2 (en) | 2002-11-01 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and interrupt request output method thereof |
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