JPS6280716A - マイクロコンピュータを備えた電子機器 - Google Patents
マイクロコンピュータを備えた電子機器Info
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野］
本発明はＲＡＭ及びＲＯＭを備えたワンチップマイクロ
コンピュータを用いた電子機器に適したバックアップ用
リセット回路に関する。
コンピュータを用いた電子機器に適したバックアップ用
リセット回路に関する。
［従来の技術］
近年各種の電子機器において、マイクロコンピュータを
搭載することによって、電子機器の機能を向上させたり
、操作し易いものにしたり、安全性を確保したりしてい
る。
搭載することによって、電子機器の機能を向上させたり
、操作し易いものにしたり、安全性を確保したりしてい
る。
上記各種の電子機器に搭載するマイクロコンピュータと
しては、その電子機器に対して必要とされる自由度は狭
く、且つ量産化あるいは低コスト化のため、ＲＯＭ、Ｒ
ＡＭを一体化したワンチップマイクロコンピュータが広
く用いられる。
しては、その電子機器に対して必要とされる自由度は狭
く、且つ量産化あるいは低コスト化のため、ＲＯＭ、Ｒ
ＡＭを一体化したワンチップマイクロコンピュータが広
く用いられる。
ところで上記マイクロコンピュータ、ワンチップマイク
ロコンピュータを使用した場合、Ｎ源投入時等にメモリ
、レジスタ等の初期状態がランダムになっているため、
これらを所定の初１期状態値に設定して動作を監視させ
るためのリセット回路が必要になる。
ロコンピュータを使用した場合、Ｎ源投入時等にメモリ
、レジスタ等の初期状態がランダムになっているため、
これらを所定の初１期状態値に設定して動作を監視させ
るためのリセット回路が必要になる。
このため、例えば電源電圧がマイクロコンピュータの動
作電圧に達したか否かの検出手段を設け、この検出手段
の出力でリセット動作を行なわせる信号を発生させてリ
セット回路を形成することが考えられる。しかしこのリ
セット回路では電源が断続された場合のリセット動作が
不安定になる。
作電圧に達したか否かの検出手段を設け、この検出手段
の出力でリセット動作を行なわせる信号を発生させてリ
セット回路を形成することが考えられる。しかしこのリ
セット回路では電源が断続された場合のリセット動作が
不安定になる。
このため、例えば特開昭３７６１０号公報の従来例では
電源投入時にマイクロコンピュータにリセット動作に必
要な電圧を確実に印加して電源が断続された場合にも誤
動作させることなくマイクロコンピュータを確実に動作
できるようにしている。
電源投入時にマイクロコンピュータにリセット動作に必
要な電圧を確実に印加して電源が断続された場合にも誤
動作させることなくマイクロコンピュータを確実に動作
できるようにしている。
［発明が解決すべき問題点コ
しかしながら、ＲＡＭ、ＲＯＭが搭載されたワンチップ
マイクロコンピュータに対しては、初期化等に必要とさ
れる信号が異り、上記従来例では適用できない。
マイクロコンピュータに対しては、初期化等に必要とさ
れる信号が異り、上記従来例では適用できない。
又、最近ではＣ−ＭＯＳを用いたＲＡＭを搭載すること
によって、電源オフ時においても、内部ＲＡＭのメモリ
内容を保持するようにバックアップ電源でバックアップ
して、初期状態からパラメータの設定等をやり直りこと
なく、継続して行えるようにして、より使い易い電子機
器にしたものがある、が、上記従来例では対処できない
。
によって、電源オフ時においても、内部ＲＡＭのメモリ
内容を保持するようにバックアップ電源でバックアップ
して、初期状態からパラメータの設定等をやり直りこと
なく、継続して行えるようにして、より使い易い電子機
器にしたものがある、が、上記従来例では対処できない
。
本発明は上述した点にかんがみてなされたもので、電源
電圧の投入に対処できるのみでなく、電源電圧が降下し
た場合にもＲＡＭ１．：退避したメモリ内容を保持して
メモリバックアップすることのできるバックアップ用リ
セット回路を提供することを目的とする。
電圧の投入に対処できるのみでなく、電源電圧が降下し
た場合にもＲＡＭ１．：退避したメモリ内容を保持して
メモリバックアップすることのできるバックアップ用リ
セット回路を提供することを目的とする。
［問題点を解決するための手段及び作用］本発明ではシ
ステムの動作に必要な電源電圧を検出して、その電源電
圧以下になると割込み信号を発生する電圧監視手段と、
前記電源電圧より高い電圧になったことを検出し、遅延
して出力すると共に、前記電源電圧より低い電圧に降下
するまでリセットを作動させない電圧監視手段とを設り
ることにより、電源がオフされた場合、メモリバックア
ップを行い、且つ電源オン時には所定のリセット動作を
行えるようにしている。
ステムの動作に必要な電源電圧を検出して、その電源電
圧以下になると割込み信号を発生する電圧監視手段と、
前記電源電圧より高い電圧になったことを検出し、遅延
して出力すると共に、前記電源電圧より低い電圧に降下
するまでリセットを作動させない電圧監視手段とを設り
ることにより、電源がオフされた場合、メモリバックア
ップを行い、且つ電源オン時には所定のリセット動作を
行えるようにしている。
［実施例］
以下、図面を参照して本発明を具体的に説明する。
第１図ないし第３図は本発明の１実施例に係り、第１図
は１実施例の主要部の構成を示し、第２図はメモリバッ
クアップを行ってリセット動作させるに必要な信号のタ
イミングチャートを示し、第３図は１実施例の動作説明
用のタイミングチャートを示ず。
は１実施例の主要部の構成を示し、第２図はメモリバッ
クアップを行ってリセット動作させるに必要な信号のタ
イミングチャートを示し、第３図は１実施例の動作説明
用のタイミングチャートを示ず。
第１図に丞すように１実施例のバックアップ用リセット
回路１を備えた電子機器２では、１チツプマイクロコン
ピユータ（以下１チツプＭＰＵと記す）３として例えば
８ビツトのＨＤ６３０１Ｖが用いられており、このＨＤ
６３０１Ｖは、電子機器２に応じて書き込まれたプログ
ラム用のＲＯＭ４とプログラム実行用メモリあるいはレ
ジスタ情報退避用メモリとしてのＲＡＭ５が搭載されて
いる。ところで、上記１チツプＭＰＵ３は、内部ＲＡＭ
５のバックアップを行って、リセット動作を実行するた
めには、 （１）電源オン時には、（第２図に示すように）ＮＭＩ
（ノンマスカブル・インタラブド）端子と５ＴＢＹ （
スタンバイビット）端子の両端子に印加される信号レベ
ルがハイレへル（Ｈ”）になってから、１チツプＭＰＵ
３の内部クロックの正常発振までの発掘起動時間Ｔ１と
して、例えば２Ｑｍ［５ｅｃ１以上の時間をおいてから
ＲＥＳ（リセット＞ｍ子（のレベル）を“Ｈ１１にする
必要がある。この他に、 （２）電源オフ時には、（第２図に示すように）ＭＭＩ
端子がロウレベル（” Ｌ ” ）になって、ＮＭｌに
よる割り込みルーチンで内部ＲＡＭ５に必要な情報の退
避を行うバックアップの前処理を行うに要する時間Ｔ２
の後に、５ＴＢＹ、ＲＥＳ端子が“Ｌ”になることが必
要である。この場合、時間Ｔ２後であれば、５ＴＢＹ、
ＲＥＳのいずれが先に“Ｌ”になっても良い。
回路１を備えた電子機器２では、１チツプマイクロコン
ピユータ（以下１チツプＭＰＵと記す）３として例えば
８ビツトのＨＤ６３０１Ｖが用いられており、このＨＤ
６３０１Ｖは、電子機器２に応じて書き込まれたプログ
ラム用のＲＯＭ４とプログラム実行用メモリあるいはレ
ジスタ情報退避用メモリとしてのＲＡＭ５が搭載されて
いる。ところで、上記１チツプＭＰＵ３は、内部ＲＡＭ
５のバックアップを行って、リセット動作を実行するた
めには、 （１）電源オン時には、（第２図に示すように）ＮＭＩ
（ノンマスカブル・インタラブド）端子と５ＴＢＹ （
スタンバイビット）端子の両端子に印加される信号レベ
ルがハイレへル（Ｈ”）になってから、１チツプＭＰＵ
３の内部クロックの正常発振までの発掘起動時間Ｔ１と
して、例えば２Ｑｍ［５ｅｃ１以上の時間をおいてから
ＲＥＳ（リセット＞ｍ子（のレベル）を“Ｈ１１にする
必要がある。この他に、 （２）電源オフ時には、（第２図に示すように）ＭＭＩ
端子がロウレベル（” Ｌ ” ）になって、ＮＭｌに
よる割り込みルーチンで内部ＲＡＭ５に必要な情報の退
避を行うバックアップの前処理を行うに要する時間Ｔ２
の後に、５ＴＢＹ、ＲＥＳ端子が“Ｌ”になることが必
要である。この場合、時間Ｔ２後であれば、５ＴＢＹ、
ＲＥＳのいずれが先に“Ｌ”になっても良い。
上記（１）、（２）を満足するりセッ、ト回路１として
第１図のように構成されている。
第１図のように構成されている。
検出電圧を外付は部品で設定できると共に、検出電圧の
ヒステリシス幅を外部から設定できる電圧検出用（第１
の電圧監視用）ＩＣ６（例えばＴＬ７７００）は、電源
電圧ＶＡが印加されるその電源端ＶＣＣと検出電圧設定
用端子ＶＲ間に抵抗Ｒ１、この設定端子ＶｓとＧＮＤ端
子間に抵抗Ｒ２を接続し、且つ理延時間設定用端子ＣＴ
とＧＮＤ端子間にコンデンサＣ１が接続され、この（Ｃ
６の出力端Ｒは１チップＭＰＵ３のＲＥＳ端子に接続し
である。
ヒステリシス幅を外部から設定できる電圧検出用（第１
の電圧監視用）ＩＣ６（例えばＴＬ７７００）は、電源
電圧ＶＡが印加されるその電源端ＶＣＣと検出電圧設定
用端子ＶＲ間に抵抗Ｒ１、この設定端子ＶｓとＧＮＤ端
子間に抵抗Ｒ２を接続し、且つ理延時間設定用端子ＣＴ
とＧＮＤ端子間にコンデンサＣ１が接続され、この（Ｃ
６の出力端Ｒは１チップＭＰＵ３のＲＥＳ端子に接続し
である。
第１の電圧監視手段としての上記電圧検出用ＩＣ６は、
上記抵抗Ｒ，Ｒ２によって、低い方のしきい値電圧ｖ１
（例えば３．０８Ｖ）としては、電圧検出用１０７の
出力がハイレベルの信号を出力することになる電源電圧
ＶＲ（例えば４．２Ｖ）より低く、ヒステリシスを有す
る高い方のしきい値電圧■２ （例えばＶ１＋１．５５
＝４．６３Ｖ）は上記電源電圧ＶＲより高く（所定の電
源電圧（５■）より低く）設定しである。
上記抵抗Ｒ，Ｒ２によって、低い方のしきい値電圧ｖ１
（例えば３．０８Ｖ）としては、電圧検出用１０７の
出力がハイレベルの信号を出力することになる電源電圧
ＶＲ（例えば４．２Ｖ）より低く、ヒステリシスを有す
る高い方のしきい値電圧■２ （例えばＶ１＋１．５５
＝４．６３Ｖ）は上記電源電圧ＶＲより高く（所定の電
源電圧（５■）より低く）設定しである。
しかして、上記電圧検出用ＩＣ６は、電源がオンされた
後上記コンデンサＣ１の値を選定することによって、そ
の出力が上記高い方のしきい値電圧■２を越えた後、゛
′ビ′から’ Ｈ”に反転するまでの時間１１ （例え
ば３７．６ｍ５ｅｃ）が、内部クロックの正常発振に要
する時間Ｔ１より大きくなるよう４１：設定しである。
後上記コンデンサＣ１の値を選定することによって、そ
の出力が上記高い方のしきい値電圧■２を越えた後、゛
′ビ′から’ Ｈ”に反転するまでの時間１１ （例え
ば３７．６ｍ５ｅｃ）が、内部クロックの正常発振に要
する時間Ｔ１より大きくなるよう４１：設定しである。
つまりｔｌ〉Ｔ１に設定しである。しかして、上記ＩＣ
６は電源オフ時には、電源電圧ＶＡが低い方のしきい値
電圧Ｖ１に達する（低下する）までＨ″を保持づるよう
にしである。
６は電源オフ時には、電源電圧ＶＡが低い方のしきい値
電圧Ｖ１に達する（低下する）までＨ″を保持づるよう
にしである。
一方、第２の電圧監視手段として使用されるリセット信
号発生用ＩＣ（例えばＰＳＴ５１８Ｂ）７は、電源電圧
Ｖ＾がその電源端 Ｖｃｃに印加され、その出力端ＯＵ
Ｔは１チップＭＰｔＪ３のＮＭＩ端子に接続され、電源
端Ｖｃｃの電圧レベルがシステムを支障なく動作できる
ようにするに必要な所定の電圧ＶＲに達すると、出力端
０ＬＪＴはハイ。
号発生用ＩＣ（例えばＰＳＴ５１８Ｂ）７は、電源電圧
Ｖ＾がその電源端 Ｖｃｃに印加され、その出力端ＯＵ
Ｔは１チップＭＰｔＪ３のＮＭＩ端子に接続され、電源
端Ｖｃｃの電圧レベルがシステムを支障なく動作できる
ようにするに必要な所定の電圧ＶＲに達すると、出力端
０ＬＪＴはハイ。
レベルとなり、ＶＲ以下の場合にはその出力はロウレベ
ルとなり、（マスクされない）割り込みがかけられる。
ルとなり、（マスクされない）割り込みがかけられる。
ところで、１チップＭＰＵ３には、消費電力を低下させ
るために、必要な時のみ１チップＭＰＵ３を動作させる
ように制御する５ＴＢＹ端子が設けられており（この端
子が“Ｌ ＩＩの場合には内部ＲＡＭ５のメモリ内容を
保持しているスタンバイ状態となり、消費電力を十分に
少なくできるようにしである）、上記両ＩＣ６，７の出
力が、それぞれオア回路８を経て、この５ＴＢＹ端子に
印加されるようｋしである。しかして、電源がオンされ
た場合にはＩＣ７の出力によってｌ’ＪＭＩと同時にビ
からトじにしくその後ｔ１時間の後にＲＥＳ端子がＨ′
”に転移されるようにし）、一方電源オフ時にはＩＣ６
の出力によって、ＮＭＩが“Ｌ′′にされたくつまり電
源電圧Ｖ＾がＶＲ以下になった）後、さらに電源電圧Ｖ
Ａが下側のしきい値電圧Ｖ１になるまで“Ｈ″に保持す
るようにしている。この場合、例えば図示しない電源回
路の平滑コンデンサの容最を（大きり）設定することに
よって、上記電ｉｌ！電圧がＶＲから■１に降下するま
での時間を１２以上にして、ＲＡＭ５へのバックアップ
処理ルーチンを終了できるようにしている。
るために、必要な時のみ１チップＭＰＵ３を動作させる
ように制御する５ＴＢＹ端子が設けられており（この端
子が“Ｌ ＩＩの場合には内部ＲＡＭ５のメモリ内容を
保持しているスタンバイ状態となり、消費電力を十分に
少なくできるようにしである）、上記両ＩＣ６，７の出
力が、それぞれオア回路８を経て、この５ＴＢＹ端子に
印加されるようｋしである。しかして、電源がオンされ
た場合にはＩＣ７の出力によってｌ’ＪＭＩと同時にビ
からトじにしくその後ｔ１時間の後にＲＥＳ端子がＨ′
”に転移されるようにし）、一方電源オフ時にはＩＣ６
の出力によって、ＮＭＩが“Ｌ′′にされたくつまり電
源電圧Ｖ＾がＶＲ以下になった）後、さらに電源電圧Ｖ
Ａが下側のしきい値電圧Ｖ１になるまで“Ｈ″に保持す
るようにしている。この場合、例えば図示しない電源回
路の平滑コンデンサの容最を（大きり）設定することに
よって、上記電ｉｌ！電圧がＶＲから■１に降下するま
での時間を１２以上にして、ＲＡＭ５へのバックアップ
処理ルーチンを終了できるようにしている。
又、電源電圧■＾は順方向ダイオードＤ１を介して１チ
ップＭＰｔＪ３の電源端ｖｃに印加され、又、この電源
電圧ＶＡが所定レベル以下になってシステムを作動する
ことができない場合、システムに必要な情報、つまりＲ
ＡＭ５に退避等された記憶内容のみを保持するためにバ
ックアップ用型ＭＥ１が、順方向ダイオードＤ２ 、Ｃ
３を介して電源端Ｖｃに印加できるようにしである。こ
の場合、バックアップ用電源Ｅ１の電圧ＶＥは、電源電
圧ＶＡがこの電圧ｖＥより若干低くなり、ダイオードＤ
、Ｃ３がオン、Ｄｌがオフになると電源端Ｖｃに印加
される。尚、ＩＣ６，７の電源端ＶｃｃとＧＮＤ端子間
にはそれぞれコンデンサｃ２゜Ｃ３を接続してそれぞれ
電圧監視用（電圧検出用）両ＩＣの感度を鈍くして、ラ
インノイズに対する耐性を、１：ばている。
ップＭＰｔＪ３の電源端ｖｃに印加され、又、この電源
電圧ＶＡが所定レベル以下になってシステムを作動する
ことができない場合、システムに必要な情報、つまりＲ
ＡＭ５に退避等された記憶内容のみを保持するためにバ
ックアップ用型ＭＥ１が、順方向ダイオードＤ２ 、Ｃ
３を介して電源端Ｖｃに印加できるようにしである。こ
の場合、バックアップ用電源Ｅ１の電圧ＶＥは、電源電
圧ＶＡがこの電圧ｖＥより若干低くなり、ダイオードＤ
、Ｃ３がオン、Ｄｌがオフになると電源端Ｖｃに印加
される。尚、ＩＣ６，７の電源端ＶｃｃとＧＮＤ端子間
にはそれぞれコンデンサｃ２゜Ｃ３を接続してそれぞれ
電圧監視用（電圧検出用）両ＩＣの感度を鈍くして、ラ
インノイズに対する耐性を、１：ばている。
このように構成さ゛れた１実施例の動作−を第３図を参
照して以下に説明する。
照して以下に説明する。
先ず、電源がオンされて、電源電圧ＶＡが第３図（ａ）
に示すようにスロープ状に上昇する。しかして、この電
源電圧ＶＡが低い側のしきい値電圧Ｖ を越え、このし
きい値電圧■１より大きく、１０７の信号発生開始電圧
ＶＲを越えると、第３図（ｂ）に示すようにこのｌｃ７
の出力ＶＢはＨ″となり、ＮＭＩ端子は“Ｈ”にされる
と共に、第３図（ｃ）に示す５ＴＢＹ端子への出力ｖＳ
□６．が“°Ｈ″になる。
に示すようにスロープ状に上昇する。しかして、この電
源電圧ＶＡが低い側のしきい値電圧Ｖ を越え、このし
きい値電圧■１より大きく、１０７の信号発生開始電圧
ＶＲを越えると、第３図（ｂ）に示すようにこのｌｃ７
の出力ＶＢはＨ″となり、ＮＭＩ端子は“Ｈ”にされる
と共に、第３図（ｃ）に示す５ＴＢＹ端子への出力ｖＳ
□６．が“°Ｈ″になる。
しかして、上記電源電圧ＶＡがさらに上昇して高い方の
しきい値電圧Ｖ を越えた時刻ｔｏから時間ｔ （＞
Ｔ１）経過すると、ＩＣ６の出力は“Ｈ”となり、従っ
て第３図（ｄ）に示すようにＲＥＳ端子への電圧■６，
３が“Ｈ”になる。この場合、上記ＮＭ１．５ＴＢＹ端
子が″Ｈ”になった後ＲＥＳ端子が“Ｈ”にされるまで
の時間は内部クロックが安定して動作する時間Ｔ１より
大きいため、１チップＭＰＵ３は、リセットされて確実
に所定の初期状態に設定される。尚、ＮＭＩ、５ＴＢＹ
、ＲＥＳはそれぞれ″し”でアクティブとなる。
しきい値電圧Ｖ を越えた時刻ｔｏから時間ｔ （＞
Ｔ１）経過すると、ＩＣ６の出力は“Ｈ”となり、従っ
て第３図（ｄ）に示すようにＲＥＳ端子への電圧■６，
３が“Ｈ”になる。この場合、上記ＮＭ１．５ＴＢＹ端
子が″Ｈ”になった後ＲＥＳ端子が“Ｈ”にされるまで
の時間は内部クロックが安定して動作する時間Ｔ１より
大きいため、１チップＭＰＵ３は、リセットされて確実
に所定の初期状態に設定される。尚、ＮＭＩ、５ＴＢＹ
、ＲＥＳはそれぞれ″し”でアクティブとなる。
又、１チップＭＰＵ３を備えた電子機器２が動作状態と
なり、例えば途中で電源が瞬間的に切れて、そのため第
３図（ａ）の略中央時間部分に示すように電ＶＡ電圧Ｖ
Ａが所定の５■からくぼみ状に電圧変化が生じた場合、
降下した場合の電圧レベルがＩＣ７つまり１チップＭＰ
Ｕ３を含むシステムを正常に動作させる電源電圧ＶＲ以
下になった場合、ＮＭＩ端子がＬ″にされて割り込み処
理ルーチンが作動し、ＲＡＭ５内に必要な情報の退避処
理が行われる。しかして、上記電源電圧ＶＡが低い方の
しきい値電圧■１以下にならないで、再び上昇して電源
電圧ＶＲ以上になると、ＩＣ７の出力は“Ｈ”になり、
割り込みモードは停止される。この場合、割り込みモー
ドでＲＡＭ５内に退避された情報によって、新ためてリ
セッ１−を動作することなく、割り込み復帰プログラム
を作動させることにより、上記電圧変化によって中断さ
れた状態に復帰され、継続してその動作を行うことがで
きる。
なり、例えば途中で電源が瞬間的に切れて、そのため第
３図（ａ）の略中央時間部分に示すように電ＶＡ電圧Ｖ
Ａが所定の５■からくぼみ状に電圧変化が生じた場合、
降下した場合の電圧レベルがＩＣ７つまり１チップＭＰ
Ｕ３を含むシステムを正常に動作させる電源電圧ＶＲ以
下になった場合、ＮＭＩ端子がＬ″にされて割り込み処
理ルーチンが作動し、ＲＡＭ５内に必要な情報の退避処
理が行われる。しかして、上記電源電圧ＶＡが低い方の
しきい値電圧■１以下にならないで、再び上昇して電源
電圧ＶＲ以上になると、ＩＣ７の出力は“Ｈ”になり、
割り込みモードは停止される。この場合、割り込みモー
ドでＲＡＭ５内に退避された情報によって、新ためてリ
セッ１−を動作することなく、割り込み復帰プログラム
を作動させることにより、上記電圧変化によって中断さ
れた状態に復帰され、継続してその動作を行うことがで
きる。
上記電子機器２を使用した後、電源をオフにした場合（
又は停電の場合）、電源電圧ＶＡがＶＲ以下になるとＩ
Ｃ７の出力によりＮＭＩ端子はＬ”にされて割り込み処
理ルーチンが作動する。
又は停電の場合）、電源電圧ＶＡがＶＲ以下になるとＩ
Ｃ７の出力によりＮＭＩ端子はＬ”にされて割り込み処
理ルーチンが作動する。
しかして、“Ｌ ＩＩにされた後このルーチンの処理し
きい値電圧■１．に達することになり、引き続いて１０
６の出力によって、５ＴＢＹ、ＲＥＳ端子が“Ｌ ＩＩ
にされる。又、この直後又は直前に、バックアップ電ｍ
Ｅ１が１チップＭＰＬＪ３の電源該Ｖｏに印加されるこ
とになり、ＲＡＭ５のメモリ内容がバックアップされる
ことになる。
きい値電圧■１．に達することになり、引き続いて１０
６の出力によって、５ＴＢＹ、ＲＥＳ端子が“Ｌ ＩＩ
にされる。又、この直後又は直前に、バックアップ電ｍ
Ｅ１が１チップＭＰＬＪ３の電源該Ｖｏに印加されるこ
とになり、ＲＡＭ５のメモリ内容がバックアップされる
ことになる。
尚、１チップＭＰｔＪ３の電源端ＶＣの電圧（これもＶ
Ｃで示す）は第３図（ｅ）に示すように電源電圧ＶＡが
略バックアップ電圧■、より低くなると、バックアップ
電源Ｅ１でバックアップされることになることを示す。
Ｃで示す）は第３図（ｅ）に示すように電源電圧ＶＡが
略バックアップ電圧■、より低くなると、バックアップ
電源Ｅ１でバックアップされることになることを示す。
尚、上記１実施例において、ＩＣ６の出力側に遅延出力
手段を介装し、一方ＩＣ６としては単にヒステリシス特
性（検出される電源電圧が高い方のしきり値電圧■２を
越えたとき出力が“ＨＩＩとなり、ＬのＨの状態は低い
方のしきり値電圧Ｖ２以下になるまで保持する）を有す
る電圧検出手段（コンパレータ等で形成できる）として
も良い。
手段を介装し、一方ＩＣ６としては単にヒステリシス特
性（検出される電源電圧が高い方のしきり値電圧■２を
越えたとき出力が“ＨＩＩとなり、ＬのＨの状態は低い
方のしきり値電圧Ｖ２以下になるまで保持する）を有す
る電圧検出手段（コンパレータ等で形成できる）として
も良い。
尚、上記１実施例では電子機器２は、例えば焼灼用電源
であり、１チップＭＰＵ３はそのコントロール用に用い
られている。しかして、電源オン。
であり、１チップＭＰＵ３はそのコントロール用に用い
られている。しかして、電源オン。
オフ時には１チップＭＰＵ３のボートの状態が不安定に
なる虞れがあるのでパネルの表示用ＬＥＤが点滅したり
、警告用のブザー音が発生したりする虞れがあり、これ
を防止するために、上記ｔＣ７の出力を図示しないダイ
オードを介してパネル点灯制御用ＩＣ（例えば７４ＬＳ
１３８のＥＮＡＢＬ端子）に印加して、点滅を防止する
と共に、ＩＣ６の出力をブザー駆動回路に印加して不用
なブザー音の発生を抑制している。
なる虞れがあるのでパネルの表示用ＬＥＤが点滅したり
、警告用のブザー音が発生したりする虞れがあり、これ
を防止するために、上記ｔＣ７の出力を図示しないダイ
オードを介してパネル点灯制御用ＩＣ（例えば７４ＬＳ
１３８のＥＮＡＢＬ端子）に印加して、点滅を防止する
と共に、ＩＣ６の出力をブザー駆動回路に印加して不用
なブザー音の発生を抑制している。
このように動作する１実施例によれば、電源電圧が変動
あるいはオン、オフされてもＲ−ＡＭに必要な情報を保
持でき、且つ必要時には所定のりセット動作を行うよう
にできる。
あるいはオン、オフされてもＲ−ＡＭに必要な情報を保
持でき、且つ必要時には所定のりセット動作を行うよう
にできる。
従って、電子機器の信頼性を向上できたり、操作性を良
くできる。
くできる。
尚、本発明は１チップＭＰＵとしては上述したものに限
定されるしのでなく、他のモトローラ系の１チップＭＰ
Ｕを用いた場合にも適用できるしさらに例えばインテル
、ＮＥＣ等の８０４８．８０４９．８０５０等を用いた
場合にも適用できる又、５ＴＢＹ端子がない１チップＭ
ＰＵの場合にも本発明は適用できる。
定されるしのでなく、他のモトローラ系の１チップＭＰ
Ｕを用いた場合にも適用できるしさらに例えばインテル
、ＮＥＣ等の８０４８．８０４９．８０５０等を用いた
場合にも適用できる又、５ＴＢＹ端子がない１チップＭ
ＰＵの場合にも本発明は適用できる。
さらに１チップＭＰＵに限らず、外付けでＲＯＭ、ＲＡ
Ｍを設けたマイクロコンピュータの場合にも同様の動作
を行わせるようにできる。例えば電源がオフにされた場
合には割込み処理によって必要な情報をＲＡＭに退避さ
せて、そのＲＡＭをバックアップ電源でバックアップす
る等上記実施例と略同様の動作を行うようにすることも
できる［発明の効果］ 以上述べたように本発明によれば、ヒステリシス特性を
備えた電圧監視手段を設けてその出力をマイクロコンビ
」−夕のリセット端子に印加し、且つ上記監視されるヒ
ステリシス電圧の間の電圧監視手段を設けて、その出力
を割り込み端子に印加するようにして電源が変動した場
合、必要な情報をＲＡＭに退避してバックアップを行え
るよう、 にしであるので、電源オン時に確実にリセ
ット動作を行わせることができるし、電源オフあるいは
。 電源電圧がＩｔ間的に変動してもＲＡＭの内容を
保持できる。
Ｍを設けたマイクロコンピュータの場合にも同様の動作
を行わせるようにできる。例えば電源がオフにされた場
合には割込み処理によって必要な情報をＲＡＭに退避さ
せて、そのＲＡＭをバックアップ電源でバックアップす
る等上記実施例と略同様の動作を行うようにすることも
できる［発明の効果］ 以上述べたように本発明によれば、ヒステリシス特性を
備えた電圧監視手段を設けてその出力をマイクロコンビ
」−夕のリセット端子に印加し、且つ上記監視されるヒ
ステリシス電圧の間の電圧監視手段を設けて、その出力
を割り込み端子に印加するようにして電源が変動した場
合、必要な情報をＲＡＭに退避してバックアップを行え
るよう、 にしであるので、電源オン時に確実にリセ
ット動作を行わせることができるし、電源オフあるいは
。 電源電圧がＩｔ間的に変動してもＲＡＭの内容を
保持できる。
第１図ないし第３図は１実施例に係り、第１図は１実施
例の構成を示す回路図、第２図は１実施、 例に用い
られるブーツブマイクロコンピュータのリセットに必要
な信号のタイミングを示すタイミングチャート図、第３
図は１実施例の動作説明用のタイミングチャート図であ
る。
例の構成を示す回路図、第２図は１実施、 例に用い
られるブーツブマイクロコンピュータのリセットに必要
な信号のタイミングを示すタイミングチャート図、第３
図は１実施例の動作説明用のタイミングチャート図であ
る。
Claims (1)
- 電源電圧が所定レベルより低い場合にはバックアップ用
電源で所定のメモリの内容を保持可能とするマイクロコ
ンピュータを備えた電子機器において、ヒステリシス特
性を備えた第１の電源電圧の監視手段と、この第１の監
視手段の検出電圧の間で、システムの動作に必要となる
電源電圧を検出して信号を出力する第２の電源電圧の監
視手段とを備え、前記第１の監視手段の出力を遅延手段
を介してマイクロコンピュータのリセット端子に印加し
、且つ前記第２の監視手段の出力をマイクロコンピュー
タの割り込み端子に印加することにより、電源オフ、オ
ン等の電源電圧変化に対して適宜情報をメモリに退避し
、該メモリをバックアップ用電源でバックアップ及びリ
セット動作可能としたことを特徴とするバックアップ用
リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221580A JPS6280716A (ja) | 1985-10-03 | 1985-10-03 | マイクロコンピュータを備えた電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221580A JPS6280716A (ja) | 1985-10-03 | 1985-10-03 | マイクロコンピュータを備えた電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6280716A true JPS6280716A (ja) | 1987-04-14 |
| JPH0460245B2 JPH0460245B2 (ja) | 1992-09-25 |
Family
ID=16768969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221580A Granted JPS6280716A (ja) | 1985-10-03 | 1985-10-03 | マイクロコンピュータを備えた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6280716A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002058804A (ja) * | 2000-08-21 | 2002-02-26 | Takeya Co Ltd | 遊技機 |
| JP2002200234A (ja) * | 2001-01-09 | 2002-07-16 | Sankyo Kk | 遊技機 |
| JP2011109433A (ja) * | 2009-11-18 | 2011-06-02 | Renesas Electronics Corp | マイクロコンピュータ、ヒステリシスコンパレータ回路、及び電圧監視装置 |
| US8151130B2 (en) | 2008-10-07 | 2012-04-03 | Renesas Electronics Corporation | Plural voltage level detection upon power drop for switching to standby mode with or without complete state saving interrupt processing |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3765370B2 (ja) * | 1999-08-13 | 2006-04-12 | 株式会社三共 | 遊技機 |
| JP3609297B2 (ja) * | 1999-09-22 | 2005-01-12 | 株式会社三共 | 遊技機 |
| JP3588035B2 (ja) * | 2000-04-28 | 2004-11-10 | 株式会社三共 | 遊技機 |
| JP3609327B2 (ja) * | 2000-08-16 | 2005-01-12 | 株式会社三共 | 遊技機 |
| JP3647751B2 (ja) * | 2001-01-12 | 2005-05-18 | 株式会社三共 | 遊技機 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55149879A (en) * | 1978-09-05 | 1980-11-21 | Motorola Inc | Fet voltage level detection circuit |
| JPS57197626A (en) * | 1981-04-15 | 1982-12-03 | Fujitsu Ltd | Reset circuit |
| JPS5894200A (ja) * | 1981-11-30 | 1983-06-04 | Toshiba Corp | メモリ−システム |
-
1985
- 1985-10-03 JP JP60221580A patent/JPS6280716A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55149879A (en) * | 1978-09-05 | 1980-11-21 | Motorola Inc | Fet voltage level detection circuit |
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|---|---|---|---|---|
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| JP2002200234A (ja) * | 2001-01-09 | 2002-07-16 | Sankyo Kk | 遊技機 |
| US8151130B2 (en) | 2008-10-07 | 2012-04-03 | Renesas Electronics Corporation | Plural voltage level detection upon power drop for switching to standby mode with or without complete state saving interrupt processing |
| JP2011109433A (ja) * | 2009-11-18 | 2011-06-02 | Renesas Electronics Corp | マイクロコンピュータ、ヒステリシスコンパレータ回路、及び電圧監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0460245B2 (ja) | 1992-09-25 |
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