JPH01255933A - 掃出し制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は掃出し制御方式に関し、特に１０以上のストア
を必要とする命令の演算処理において、ストアバッファ
から主記憶装置への掃出し制御方式に関する。

延未韮韮 従来のパイプライン処理型情報処理装置でのパイプライ
ン処理は次のようにして行なわれる。第４図を参照する
と、このパイプライン処理の一例では、アドレス手段に
より命令キャッシュから命令を取出す命令取出（ＩＦ）
ステージ、このステージで取出された命令を命令レジス
タに格納したあとこの命令のオペランドにもとづきアド
レス加算器で論理アドレスを生成するオペランドアドレ
ス（ＡＣ）ステージ、このステージで生成された論理ア
゛ドレスを論理アドレスレジスタに格納したあとアドレ
ス変換バッファで論理アドレスを物理アドレスに変換す
るアドレス変換（ＡＴ）ステージ、このステージで変換
された物理アドレスを物理アドレスレジスタに格納した
あと、この物理アドレスでオペランドキャッシュをアク
セスしオペランドを読出すオペランドキャ・ンシュアク
セス（ＣＡ）ステージ、このステージで読出されたオペ
ランドを実行レジスタに格納したあと演算器で演算する
演算実行（ＥＸ）ステージ、およびこの（ＥＸ）ステー
ジで演算された結果を格納する結果格納（ＳＴ）ステー
ジの６つのステージに分割されている。

第５図を参照すると、従来この種のパイプライン処理型
情報処理装置では、−命令が全てストアバッファに格納
し終るまで主記憶装置への格納が抑止されていた。すな
わち４バイトである命令Ａは、タイミング１０で命令Ａ
の４バイト目が格納されてから次のタイミング１１で命
令Ａの１バイト目か掃出される。また２バイト命令であ
る命令Ｂのストアバッファから主記憶装置への掃出しは
、命令Ａの全てが掃出された後、タイミング１５で行な
われることになる。

よって、命令Ａのように一命令で多くのストア処理をし
なければならない命令では、命令リトライ不可期間か長
くなるという欠点がある。

発明の目的 本発明の目的は上述の欠点を除去するようにした掃出し
制御方式を提供することにある。

１匪二塁式 本発明による掃出し制御方式は、複数回のスｌ−ア動作
で一命令関連の情報を格納するストアバッファ手段と、
このストアバッファ手段に格納される一命令関連の情報
の最終回のストア動作に応答して値を増加させるか減少
させ、前記ストアバッファ手段からの掃出し動作に応答
して値を減少させるか増加させるストアバッファ掃出し
ポインタ手段と、このストアバッフア掃出しポインタ手
段の値が前記ストアバッファ手段からの掃出し対象とな
る命令関連の情報がないことを示しているとき前記スト
アバッファ手段からの掃出し動作を抑止する抑止手段と
を含む構成である。

聚豊彊 次に本発明の一実施例について詳細に説明する。

まず、本発明の一実施例の前提となる回路について簡単
に説明する。第１図を参照すると、命令取出しく１Ｆ）
ステージの処理のため主記憶装置８から読出された命令
を格納する命令キャッシュ■Ｃａｃｈｅ　、この命令キ
ャッシュＩ　Ｃａｃｈｅにアドレスを供給するアドレス
レジスタ八ＩＣ１このアドレスレジスタ＾ＩＣの内容を
更新するためのインクリメンタ＋１、命令キャッシュＩ
　Ｃａｃｈｅからの命令を一旦格納するための命令バッ
ファＩＢおよび命令キャンシュＩ　Ｃａｃｈｅおよび命
令バッファ１Ｂのうちどちらか一方からの命令を選択す
るためのセレクタ２１を備えている。

オペランドアドレス生成〈＾Ｃ）ステージでは、セレク
タ２１で選択出力された変更後の命令を格納する命令レ
ジスタｌＲ２Ｏ、この命令レジスタｌＲ２Ｏからのアド
レスまたはその値により索引されるアドレスを格納する
ためのレジスタ８ＲおよびＧＲｌおよびこの命令レジス
タｌＲ２Ｏ、レジスタＢＲおよびＧＲからの値を計算し
アドレスを生成するためのアドレス演算器ＡＤ、＾ＤＤ
ＥＲが必要である。

アドレス変換（ＡＴ）ステージのためには、アドレス演
算器ＡＤ、へ〇〇ＥＲから与えられる論理アドレスを格
納する論理アドレスレジスタＬＡＲおよびこの論理アド
レスに応答して物理アドレスを読出すなめのアドレス変
換バッファＴＬＢが用意されている。

次にキャッシュアクセス（ＣＡ）ステージの処理のため
アドレス変換バッファＴＬＢから与えられる物理アドレ
スを格納するための物理アドレスレジスタＰＡＩｔ　、
このヰ勿理アドレスレジスタＰＡＲからのアドレス情報
で指示される位置に主記憶装置８からのオペランドを格
納し、格納されたオペランドを読出すためのオペランド
キャッシュＯＣ’ａｃｈｃ、レジスタ群ＢＲおよびＧＲ
１更にこれらレジスタ群ＢｆｔおよびＧｌｔからの内容
を選択するためのセレクタ２２が用意されている。

演算実行（ＥＸ）ステージのためには、演算を行うため
の演算器ＦＬＴ、ＡＤＤ　、桁合わせを行うためのシフ
タＳＨＴ　、これら演算器ＦＬＴ、ＡＤＤ　、シフタＳ
　ＨＴおよびオペランドキャッシュＯＣａｃｈｅからの
演算結果、演算中間結果およびオペランドを格納するた
めの実行レジスタＥＸＩｔ　、セレクタ２２からの内容
および演算器ＦＬＴ　、　ＡＤＤアドレスおよびシフタ
ＳＨＴからの演算結果、演算中間結果を格納するための
レジスタＲＥＧＩＳＴＥＲ２実行レジスタＥＸＲおよび
レジスタＲＥＧＩＳＴＥＲからの情報を入力し、命令カ
ウンタ１５の更新指示を線１０１に出力する演算制御部
１が設けられている。

結果格納（ＳＴ）ステージでは、演算器ＦＬＴ、ＡＤＤ
およびシフタＳＨＴからの演算結果を格納するためのリ
ードデータレジスタＲＤＩＩ　５の他、書込みアドレス
をセットする書込アドレスレジスタ誓へ２、このレジス
タＷＡ２からの書込みアドレスを＋１増加させるための
インクリメンタ３、線１０２を介して与えられる命令終
了フラグをセットするレジスタＡ「４、このレジスタＷ
Ｆ４からのフラグを書込アドレスレジスタ様２で指示さ
れる位置に格納する命令終了フラグバッファＷＦＢ６、
線１０３を介して与えられるリードデータレジスタ５の
内容を、レジスタΔ＾２からのアドレスで指示される位
置に格納するためのストアバッファ７、このストアバッ
ファ７に対する続出アドレスを格納するための続出アド
レスレジスタ９、この続出アドレスレジスタ９の内容を
更新するためのインクリメンタ１０、ストアバッファ７
から主記憶装置へのバッファ掃出しを制御するための指
示信号を線１０５に出力するメモリアクセス制御部１１
、このメモリアクセス制御部１１から線１０５を介して
与えられる指示信号に応答してストアバッファ７からの
内容を線１０４を介して主記憶装置８へ送出するレジス
タＨ＾Ｒ１２、演算制御部１から線１０１を介して与え
られる命令カウンタ更新指示信号に応答して、命令カウ
ンタ更新の場合は“１゛を命令終了フラグとして、また
命令カウンタ更新でない場合は′０゛′を線１０２に出
力する命令カウンタ（以下ＩＣ）更新制御回路１３、命
令カウンタ１６、ＩＣ更新制御回路１３から線１０２を
介して与えられる信号に応答して命令カウンタ１６から
の値をセット−３−るレジスタＴＣ１５、ＩＣ更新制御
回路１３がらの信号を格納するレジスタＷＦ１１７、こ
のレジスタＷＦ１１７および命令終了フラグバッファＷ
ＦＢ　６からの出力のどちらか一方を選択するｊｘ択制
御回路１８、およびこの選択制御回８１８がらの信号に
応答してインクリメンタ２３、デクリメンタ２４、また
はそのままの出力を選択して格納するストアバッファ掃
出しポインタ１９を含む。

次に、本発明の一実施例の動作を第１図から第３図を参
照して詳細に説明する。第１図および第２図を参照する
と、サイクル１では主記憶装置８から命令キャッシュＩ
　　Ｃａｃｈｅに命令Ａが格納される。命令Ａは４ワー
ド命令である０次にサイクル２では主記憶装置８から命
令キャッシュＩ　　Ｃａｃｈｅに命令Ｂが格納されると
ともに命令Ａは命令キャッシュＩ　　Ｃａｃｈｅからセ
レクタ２１および命令レジスタｌＲ２Ｏを介して加算器
ＡＤ、ＡＤＤＥＲでアドレス生成される。このようにし
て、命令Ａ、ＢおよびＣの処理は進められる。命令Ｂは
２ワード命令であり、命令Ｃは１ワード命令である。

第１図から第３図を参照すると、サイクル６で読出デー
タレジスタＲＤＲ５に格納された命令Ａに関する第１ワ
ード目の演算結果はサイクル７で線１０３を介してスト
アバッファ７の１番地に格納される。

線１０１を介してＩＣ更新指示が出力されていないため
、ＩＣ更新制御回路１３から線１０２を介してレジスタ
ＷＦＯ４に格納された値“０”が、上述の命令Ａの第１
ワード目の演算結果のストアバッファ７への格納動作と
ともに、命令終了フラグバッファ６の対応するワードに
′０が格納される。

サイクル１０で命令カウンタレジスタ１５の内容が“Ａ
”から“Ｂ”に変化するとともに命令終了フラグバッフ
ァ４に′１”が格納され、インクリメタ２３が動作して
ストアバッファ掃出しポインタ１９の内容が“０″から
°′１”に変化する。

これはストアバッファ７内に掃出し可能なデータが１命
令あることを示す。

メモリアクセス制御部１１はストアバッファ掃出しポイ
ンタ１つの値が“０２′のときはストアバッファ７に掃
出し可能なデータがないため、ストアバッファ７から主
記憶装置８に対する掃出し動作を抑止する指示信号をレ
ジスタ１２に与える。

いま、掃出しポインタ１９の内容が１′”であるなめ、
メモリアクセス制御部１１はストアバッファ７の内容を
線１０４を介して主記憶装置８に洪恰するようレジスタ
１２に指示する。この指示に応答してレジスタ１２はス
トアバッファ７から主記憶装置８に対して命令Ａの命令
単位の掃出しが開々台される。

サイクル１ｏにおいて命令Ａの第４ワード目のストアバ
ッファ７への格納が終了しサイクル１１において命令Ｂ
の第１ワード目のストアバッファ７への格納動作が開始
される。

サイクル１２において命令カウンタレジスタ１５の内容
が更新されると、これと同期して命令終了フラグバッフ
ァ６にパ１”が格納される。この時命令Ａの第３ワード
ロのストアバッファ７から主記憶装置８への掃出し動作
が行なわれているため、命令Ｂの命令単位を主記憶装置
８に掃出すことができない、そこでストアバッファ掃出
しポインタ１つの値は１”から２″にカウントアツプさ
れる。これは、ストアバッファ内に掃出し可能なストア
データが２命令分存在することを示す。

サイクル１３において命令カウンタ１６により命令カウ
ンタレジスタ１５の内容が“２″から“３″に更新され
、命令Ｃに関する演算結果が格納されると、これと同期
して命令終了フラグバンファ６に値”　１　”が格納さ
れる。この時命令Ａの第４ワード目がストアバッファ７
から主記憶装置８に対してｔ１■出されており、命令Ｃ
に関する演算結果を主記憶装置８に掃出すことはできな
い。

そこで、ストアバッファ掃出しポインタ１つの値は“２
”から“３”にカウントアツプされ、ストアバッファ７
内に掃出し可能なストアデータが３命令分存在すること
を示している。

サイクル１３において、命令Ａの第４ワード目の演算結
果の主記憶装置８への掃出しとともに命令終了フラグバ
ッファ６から′″１′°が出力されると、サイクル１４
においてストアバ７フア掃出しポインタ１つの内容のデ
クリメンタ２４によるデクリメントが行なわれ、ポイン
タ１つの内容は“３”から“２°°に変化する。この値
“２”は、ストアバッファ７内に掃出し可能なストアデ
ータが２命令存在することを示す。

サイクル１４において、命令Ｂの第１ワード目の演算結
果の主記憶装置８への掃出し動作が開始され、サイクル
１５において、命令Ｂの第２ワード目の命令単位の主記
憶装置８への掃出しが行なわれる。命令終了フラグバッ
ファ６から“１″が検出されるとストアバッファ掃出し
ポインタ１９の値がデイクリメンタ２４によりディクリ
メントされ“１”となる。これは、ストアバッファ７内
に掃出し可能なストアデータが１命令分存在しているこ
とを示している。

サイクル１６において命令Ｃがストアバッファ７から掃
出されると、命令終了フラグバッファ６から′１″か検
出され、サイクル１７においてストアバッファ掃出しポ
インタ１つの値がデクリメンタ２４によりカウントダウ
ンされ°゛０”となり、これはストアバッファ７に掃出
し可能なデータかないことを示している。

なお、命令終了フラグバッファ６は第３図に示すような
バッファ構造となっており、ストアデータがストアバッ
ファ７に書込まれるタイミングで命令カウンタレジスタ
１５の値が変更される時に“１″が、それ以外の時には
″０パが書込まれる。

また、同一タイミングで命令終了フラグバッファ６にス
トアされるフラグが“１″ならば、ストアバッファ掃出
しポインタ１９の値がカウントアツプされ、“０パなら
ばカウントアツプされずにその時のポインタ１９の値が
保持される。

また、ストアバッファ７から主記憶装置８へ掃出すタイ
ミングで命令終了フラグバッファ６の読出動作も行なわ
れる。読出された命令終了フラグの値が１′″ならば、
ストアバッファ掃出しポインタ１９の値がカウントダウ
ンされ、命令終了フラグの値が°“０”ならばカウント
ダウンされずにその時の掃出しポインタ１９の値が保持
される。

次に実行ステージにおける障害検出がなされたときの動
作について説明する６例えば、命令ＡのサイクルマのＥ
Ｘ（実行）ステージにおいて障害が検出されると、命令
カウンタ１６の更新、命令終了フラグバッファ６へのス
トア、ストアバッファ掃出しポインタ１つの更新、およ
びストアバッファ７から主記憶装置８への命令Ａの掃出
しが抑止され、命令Ａからのりトライ（再試行）が指示
される。

几匪Ω豆１ 本発明はストア命令において発行されるストア要求に対
して命令単位に命令終了フラグを付加することにより、
主記憶装置８の書換えを命令の終了まで送らせる制御を
行なうことができるという効果がある。

また、本発明はストアバッフア掃出しポインタ１つを設
けることにより、ストアバッファ７に格納された餞も古
い命令単位から主記憶装置８に掃出すことができ、結果
としてリトライ率を向上できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は本発明の
一実施例の動作を説明するためのタイムチャート、第３
図はストアバッファ、命令終了フラグバッファおよびス
トアバッファ掃出しポインタの関係を示す図、第４図は
パイプライン処理を説明するための図、第５図は従来技
術の一例を示すためのタイムチャートである。 主要部分の符号の説明 １・・・・・・演算制御部 ２・・・・・・書込アドレスレジスタ ３・・・・・・リードデータレジスタ ６・・・・・・命令終了フラグバッファ７・・・・・・
ストアバッファ ８・・・・・・主記憶装置 ９・・・・・・続出アドレスレジスタ １１・・・・・・メモリアクセス制御部１３・・・・・
・命令カウンタ更新制御回路１５・・・・・・命令カウ
ンタレジスタ１６・・・・・・命令カウンタ １８・・・・・・泗択制御回路 １つ・・・・・・ストアバッファ掃出しポインタ２０・
・・・・・命令レジスタ

Claims (1)

【特許請求の範囲】
1. （１）複数回のストア動作で一命令関連の情報を格納す
   るストアバッファ手段と、このストアバッファ手段に格
   納される一命令関連の情報の最終回のストア動作に応答
   して値を増加させるか減少させ、前記ストアバッファ手
   段からの掃出し動作に応答して値を減少させるか増加さ
   せるストアバッファ掃出しポインタ手段と、このストア
   バッファ掃出しポインタ手段の値が前記ストアバッファ
   手段からの掃出し対象となる命令関連の情報がないこと
   を示しているとき前記ストアバッファ手段からの掃出し
   動作を抑止する抑止手段とを含むことを特徴とする掃出
   し制御方式。