JPH027097B2 - - Google Patents
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- JPH027097B2 JPH027097B2 JP58159285A JP15928583A JPH027097B2 JP H027097 B2 JPH027097 B2 JP H027097B2 JP 58159285 A JP58159285 A JP 58159285A JP 15928583 A JP15928583 A JP 15928583A JP H027097 B2 JPH027097 B2 JP H027097B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は16ビツトマイクロプロセツサを備
え、セグメント／ページ処理により64KB（キロ
バイト）以上のアドレス空間を実現するマイクロ
プロセツサシステムに関する。
え、セグメント／ページ処理により64KB（キロ
バイト）以上のアドレス空間を実現するマイクロ
プロセツサシステムに関する。
16ビツトマイクロプロセツサは、周知の如く８
ビツトマイクロプロセツサより効率並びに機能の
点で優れ、32ビツトマイクロプロセツサより経済
性の点で優れている。このため16ビツトマイクロ
プロセツサは各種マイクロプロセツサシステムの
中心をなすハードウエアとして広く用いられてい
る。この16ビツトマイクロプロセツサを備えたマ
イクロプロセツサシステムの問題点は、適用可能
なアドレス空間が216バイト即ち64KBを限度とし
ていることであつた。これは、16ビツトマイクロ
プロセツサの外部／内部との情報処理の基本単位
が16ビツト幅であることによる。そこで、64KB
以上のアドレス空間を実現するために、セグメン
トやページアドレスを付加し、16ビツトのアドレ
スを拡張する試みが成されていた。
ビツトマイクロプロセツサより効率並びに機能の
点で優れ、32ビツトマイクロプロセツサより経済
性の点で優れている。このため16ビツトマイクロ
プロセツサは各種マイクロプロセツサシステムの
中心をなすハードウエアとして広く用いられてい
る。この16ビツトマイクロプロセツサを備えたマ
イクロプロセツサシステムの問題点は、適用可能
なアドレス空間が216バイト即ち64KBを限度とし
ていることであつた。これは、16ビツトマイクロ
プロセツサの外部／内部との情報処理の基本単位
が16ビツト幅であることによる。そこで、64KB
以上のアドレス空間を実現するために、セグメン
トやページアドレスを付加し、16ビツトのアドレ
スを拡張する試みが成されていた。
しかし、16ビツトマイクロプロセツサにおける
例えばインデツクス修飾などのアドレス計算で
は、周知の如く16ビツトの範囲でmodがとられる
（mod216＝64KBとなる）。このため、たとえセグ
メント／ページ処理を施しても、セグメント／ペ
ージの切り替えを行なわない限り、64KBの壁を
越すことはできなかつた。言い換えれば、セグメ
ント／ページ処理により、64KB以上のアドレス
空間を実現するためには、セグメントやページの
切り替えが必要である。ところが、近年増々用途
が増えてきた図形処理や画像処理のように、膨大
な量のデータを連続するメモリ領域に格納する必
要のあるデータ処理にあつては、セグメントやペ
ージの切り替えを逐一行なうことはプログラム的
にほぼ不可能であつた。このため、図形処理や画
像処理の分野に16ビツトマイクロプロセツサを備
えたマイクロプロセツサシステムを適用すること
は困難であつた。
例えばインデツクス修飾などのアドレス計算で
は、周知の如く16ビツトの範囲でmodがとられる
（mod216＝64KBとなる）。このため、たとえセグ
メント／ページ処理を施しても、セグメント／ペ
ージの切り替えを行なわない限り、64KBの壁を
越すことはできなかつた。言い換えれば、セグメ
ント／ページ処理により、64KB以上のアドレス
空間を実現するためには、セグメントやページの
切り替えが必要である。ところが、近年増々用途
が増えてきた図形処理や画像処理のように、膨大
な量のデータを連続するメモリ領域に格納する必
要のあるデータ処理にあつては、セグメントやペ
ージの切り替えを逐一行なうことはプログラム的
にほぼ不可能であつた。このため、図形処理や画
像処理の分野に16ビツトマイクロプロセツサを備
えたマイクロプロセツサシステムを適用すること
は困難であつた。
そこで、64KBを越える大きな連続データ領域
を、セグメントやページの切り替えを行なうこと
なくアクセスができる16ビツトのマイクロプロセ
ツサシステムの実現が要望されている。この場
合、セグメント／ページ処理を適用する既存の
OS（オペレーテイングシステム）を従来通り使用
できることが好ましい。これは、近年16ビツト標
準OSとして広く用いられているUNIX等の優れ
たソフトウエア財産の有効活用を図ることからも
重要である。なお、UNIXは米国ベル研究所
（BTL）でDEC社のPDP11用のOSとして開発さ
れたものである。（UNIXは米国ベル研究所の商
標） 〔発明の目的〕 この発明の目的は、16ビツトマイクロプロセツ
サを用いながら、64KBを越える大きな連続デー
タ領域をセグメントやページの切り替えなしでア
クセスすることができ、しかもセグメント／ペー
ジ処理を適用するUNIXなど既存のプログラムを
搭載できるマイクロプロセツサシステムを提供す
ることにある。
を、セグメントやページの切り替えを行なうこと
なくアクセスができる16ビツトのマイクロプロセ
ツサシステムの実現が要望されている。この場
合、セグメント／ページ処理を適用する既存の
OS（オペレーテイングシステム）を従来通り使用
できることが好ましい。これは、近年16ビツト標
準OSとして広く用いられているUNIX等の優れ
たソフトウエア財産の有効活用を図ることからも
重要である。なお、UNIXは米国ベル研究所
（BTL）でDEC社のPDP11用のOSとして開発さ
れたものである。（UNIXは米国ベル研究所の商
標） 〔発明の目的〕 この発明の目的は、16ビツトマイクロプロセツ
サを用いながら、64KBを越える大きな連続デー
タ領域をセグメントやページの切り替えなしでア
クセスすることができ、しかもセグメント／ペー
ジ処理を適用するUNIXなど既存のプログラムを
搭載できるマイクロプロセツサシステムを提供す
ることにある。
この発明は、メモリ制御系情報が設定されるス
テータスフイールド、セグメント情報が設定され
るセグメントフイールド、および実効アドレスが
設定されるアドレスフイールドからなるメモリア
クセス情報を適用するマイクロプロセツサシステ
ムにおいて、基本メモリと、この基本メモリの延
長上にアドレス空間を持ち同基本メモリより大容
量の図形メモリと、上記ステータスフイールドの
特定ビツトに上記図形メモリのアクセスを指定す
る情報が設定されたとき、上記セグメントフイー
ルドに上記セグメント情報に代えてｎビツトの実
効アドレスの上位ビツトが設定され、かつ上記ア
ドレスフイールドに残りのビツトが設定されたメ
モリアクセス情報を生成して外部に出力するメモ
リアクセス情報出力手段を備えたマイクロプロセ
ツサと、このマイクロプロセツサから出力される
メモリアクセス情報のセグメントフイールドの内
容およびアドレスフイールドの一部の内容に基づ
いて索引され、ページデータを出力するセグメン
ト／ページ変換テーブルと、オペランドフエツチ
サイクルで上記特定ビツトが有効でないとき、並
びに命令フエツチサイクルのときは、上記セグメ
ント／ページ変換テーブルの出力と上記アドレス
フイールドの残りの内容とが連結された第１種ア
ドレス情報により上記基本メモリのアドレス空間
をアドレス指定する第１のアドレス指定手段と、
オペランドフエツチサイクルで上記特定ビツトが
有効であるときは、上記セグメントフイールドと
アドレスフイールドの各内容が連結された第２種
アドレス情報により上記図形メモリのアドレス空
間をアドレス指定する第２のアドレス指定手段と
を設けたことを特徴とするものである。
テータスフイールド、セグメント情報が設定され
るセグメントフイールド、および実効アドレスが
設定されるアドレスフイールドからなるメモリア
クセス情報を適用するマイクロプロセツサシステ
ムにおいて、基本メモリと、この基本メモリの延
長上にアドレス空間を持ち同基本メモリより大容
量の図形メモリと、上記ステータスフイールドの
特定ビツトに上記図形メモリのアクセスを指定す
る情報が設定されたとき、上記セグメントフイー
ルドに上記セグメント情報に代えてｎビツトの実
効アドレスの上位ビツトが設定され、かつ上記ア
ドレスフイールドに残りのビツトが設定されたメ
モリアクセス情報を生成して外部に出力するメモ
リアクセス情報出力手段を備えたマイクロプロセ
ツサと、このマイクロプロセツサから出力される
メモリアクセス情報のセグメントフイールドの内
容およびアドレスフイールドの一部の内容に基づ
いて索引され、ページデータを出力するセグメン
ト／ページ変換テーブルと、オペランドフエツチ
サイクルで上記特定ビツトが有効でないとき、並
びに命令フエツチサイクルのときは、上記セグメ
ント／ページ変換テーブルの出力と上記アドレス
フイールドの残りの内容とが連結された第１種ア
ドレス情報により上記基本メモリのアドレス空間
をアドレス指定する第１のアドレス指定手段と、
オペランドフエツチサイクルで上記特定ビツトが
有効であるときは、上記セグメントフイールドと
アドレスフイールドの各内容が連結された第２種
アドレス情報により上記図形メモリのアドレス空
間をアドレス指定する第２のアドレス指定手段と
を設けたことを特徴とするものである。
このような構成により、オペランドフエツチサ
イクルにおいては、実行中の命令が基本メモリの
延長上にアドレス空間を持つ大容量図形メモリを
アクセスする命令である場合には、基本メモリを
アクセスする場合と異なる方式で第２種アドレス
指定手段によつて指定されたアドレス（即ちセグ
メント情報に代えてｎビツトの実効アドレスの上
位ビツトが設定されたセグメントフイールドと残
りのビツトが設定されたアドレスフイールドの各
内容が連結されたアドレス）により図形メモリの
アドレス空間をアクセスし、図形メモリをアクセ
スする命令でない場合にはセグメント／ページ変
換テーブルの出力をもとに第１種アドレス指定手
段によつて指定されたアドレスにより基本メモリ
のアドレス空間をアクセスする。これに対し、命
令フエツチサイクルにおいては、第１種アドレス
指定手段の指定する基本メモリのアドレス空間が
無条件でアクセスされる。
イクルにおいては、実行中の命令が基本メモリの
延長上にアドレス空間を持つ大容量図形メモリを
アクセスする命令である場合には、基本メモリを
アクセスする場合と異なる方式で第２種アドレス
指定手段によつて指定されたアドレス（即ちセグ
メント情報に代えてｎビツトの実効アドレスの上
位ビツトが設定されたセグメントフイールドと残
りのビツトが設定されたアドレスフイールドの各
内容が連結されたアドレス）により図形メモリの
アドレス空間をアクセスし、図形メモリをアクセ
スする命令でない場合にはセグメント／ページ変
換テーブルの出力をもとに第１種アドレス指定手
段によつて指定されたアドレスにより基本メモリ
のアドレス空間をアクセスする。これに対し、命
令フエツチサイクルにおいては、第１種アドレス
指定手段の指定する基本メモリのアドレス空間が
無条件でアクセスされる。
第１図はこの発明の一実施例に係るマイクロプ
ロセツサシステムの概略構成を示すブロツク図で
ある。同図において符号１０１で示される16ビツ
トマイクロプロセツサ（以下μPと称する）には、
当該μP１０１に基本クロツクEBCLKを与えるク
ロツク発生回路１０２が信号ライン１０３により
接続されている。同じくμP１０１には各種マイ
クロプログラムが格納されているROM構成の制
御記憶（以下、Ｃ−ROMと称する）１０４が、
ROMアドレスライン１０５により接続されてい
る。Ｃ−ROM１０４から出力されるマイクロ命
令（20ビツト）は割込み信号群（12ビツト）と連
結され、ゲート回路１０６を介してコモンバス
（以下、Ｃ−BUSと称する）１０７に導かれる。
Ｃ−BUS１０７はμP１０１と外部との間の共通
データ連絡路であり、32ビツト幅で構成されてい
る。Ｃ−BUS１０７を往来する情報としては、
Ｃ−ROM１０４の出力データ（マイクロ命令）、
後述するメモリアクセス情報、メモリデータ、入
出力データ等がある。これらのデータはＣ−
BUS１０７は時分割で往来する。このＣ−BUS
１０７にはゲート回路１０８が設けられている。
ゲート回路１０８は当該ゲート回路１０８を境に
Ｃ−BUS１０７を電気的に切離すのに用いられ
る。このゲート回路１０８には、μP１０１から
のROM出力可信号（ROM Output Enable
Signal）ROEをレベル反転するインバータ１０
９の出力が開閉制御信号として供給される。ま
た、ゲート回路１０６にはROM出力可信号ROE
が開閉制御信号として供給される。このROM出
力可信号ROEはマイクロ命令リードサイクルに
おいてμP１０１から出力される。したがつて、
マイクロ命令リードサイクルにおいては、ゲート
回路１０６が開制御され、Ｃ−ROM１０４の出
力データ（マイクロ命令）がＣ−BUS１０７経
由でμP１０１に取込まれる。このとき、ゲート
回路１０８は閉制御されるため、Ｃ−BUS１０
７はゲート回路１０８を境に電気的に切離され
る。一方、マイクロ命令リードサイクル以外で
は、ゲート回路１０６が閉制御されると共に、ゲ
ート回路１０８が開制御される。このとき、ゲー
ト回路１１０，１１１などの一つが選択的に開制
御される。ゲート回路１１０，１１１は後続する
メモリデータライン（32ビツト）１２３，１２７
とＣ−BUS１０７とを電気的に接続するのに用
いられる。
ロセツサシステムの概略構成を示すブロツク図で
ある。同図において符号１０１で示される16ビツ
トマイクロプロセツサ（以下μPと称する）には、
当該μP１０１に基本クロツクEBCLKを与えるク
ロツク発生回路１０２が信号ライン１０３により
接続されている。同じくμP１０１には各種マイ
クロプログラムが格納されているROM構成の制
御記憶（以下、Ｃ−ROMと称する）１０４が、
ROMアドレスライン１０５により接続されてい
る。Ｃ−ROM１０４から出力されるマイクロ命
令（20ビツト）は割込み信号群（12ビツト）と連
結され、ゲート回路１０６を介してコモンバス
（以下、Ｃ−BUSと称する）１０７に導かれる。
Ｃ−BUS１０７はμP１０１と外部との間の共通
データ連絡路であり、32ビツト幅で構成されてい
る。Ｃ−BUS１０７を往来する情報としては、
Ｃ−ROM１０４の出力データ（マイクロ命令）、
後述するメモリアクセス情報、メモリデータ、入
出力データ等がある。これらのデータはＣ−
BUS１０７は時分割で往来する。このＣ−BUS
１０７にはゲート回路１０８が設けられている。
ゲート回路１０８は当該ゲート回路１０８を境に
Ｃ−BUS１０７を電気的に切離すのに用いられ
る。このゲート回路１０８には、μP１０１から
のROM出力可信号（ROM Output Enable
Signal）ROEをレベル反転するインバータ１０
９の出力が開閉制御信号として供給される。ま
た、ゲート回路１０６にはROM出力可信号ROE
が開閉制御信号として供給される。このROM出
力可信号ROEはマイクロ命令リードサイクルに
おいてμP１０１から出力される。したがつて、
マイクロ命令リードサイクルにおいては、ゲート
回路１０６が開制御され、Ｃ−ROM１０４の出
力データ（マイクロ命令）がＣ−BUS１０７経
由でμP１０１に取込まれる。このとき、ゲート
回路１０８は閉制御されるため、Ｃ−BUS１０
７はゲート回路１０８を境に電気的に切離され
る。一方、マイクロ命令リードサイクル以外で
は、ゲート回路１０６が閉制御されると共に、ゲ
ート回路１０８が開制御される。このとき、ゲー
ト回路１１０，１１１などの一つが選択的に開制
御される。ゲート回路１１０，１１１は後続する
メモリデータライン（32ビツト）１２３，１２７
とＣ−BUS１０７とを電気的に接続するのに用
いられる。
符号１１２で示される主記憶装置（以下、
MMUと称する）は、UNIXメモリ１１３および
図形メモリ１１４を備えている。UNIXメモリ１
１３は、基本ソフト（OS）、例えばUNIXおよび
UNIXのもとで走行するプログラム等の格納用メ
モリである。UNIXメモリ１１３のメモリ領域
（アドレス空間）は1MB（メガバイト）である。
一方、図形メモリ１１４は、図形表示回路１１５
によつてCRTモニタ１１６に表示される図形デ
ータの格納用メモリである。図形メモリ１１４の
メモリ領域（アドレス空間）は16MBである。こ
の実施例において、図形メモリ１１４の16MBの
アドレス空間は、UNIXメモリ１１３の1MBの
アドレス大容量の延長上に存在する。UNIXメモ
リ１１３に対するアドレス情報（20ビツト）はア
ドレス変換装置１１７からメモリアドレスライン
１１８経由で与えられる。これに対し、図形メモ
リ１１４に対するアドレス情報（24ビツト）はア
ドレス変換装置１１７または図形表示回路１１５
から与えられる。即ちアドレス変換装置１１７か
らのアドレス情報（24ビツト）はメモリアドレス
ライン１１９経由でマルチプレクサ１２０に導か
れる。また、図形表示回路１１５からのアドレス
情報（24ビツト）はメモリアドレスライン１２１
経由で同じくマルチプレクサ１２０に導かれる。
マルチプレクサ１２０はメモリアドレスライン１
１９，１２１のいずれか一方を図形メモリ１１４
のメモリアドレスライン１２２に電気的に接続す
る。この結果、アドレス変換装置１１７または図
形表示回路１１５からのアドレス情報（24ビツ
ト）が図形メモリ１１４に導かれる。また、
UNIXメモリ１１３のメモリデータライン（32ビ
ツト）１２３は、前記ゲート回路１１０によりＣ
−BUS１０７に電気的に接続される。一方、図
形メモリ１１４のメモリデータライン（32ビツ
ト）１２４は、マルチプレクサ１２５によりメモ
リデータライン（32ビツト）１２６，１２７のい
ずれか一方に電気的に接続される。このメモリデ
ータライン１２６は図形表示回路１１５に接続さ
れる。また、メモリデータライン１２７には前記
ゲート回路１１１によりＣ−BUS１０７に電気
的に接続される。
MMUと称する）は、UNIXメモリ１１３および
図形メモリ１１４を備えている。UNIXメモリ１
１３は、基本ソフト（OS）、例えばUNIXおよび
UNIXのもとで走行するプログラム等の格納用メ
モリである。UNIXメモリ１１３のメモリ領域
（アドレス空間）は1MB（メガバイト）である。
一方、図形メモリ１１４は、図形表示回路１１５
によつてCRTモニタ１１６に表示される図形デ
ータの格納用メモリである。図形メモリ１１４の
メモリ領域（アドレス空間）は16MBである。こ
の実施例において、図形メモリ１１４の16MBの
アドレス空間は、UNIXメモリ１１３の1MBの
アドレス大容量の延長上に存在する。UNIXメモ
リ１１３に対するアドレス情報（20ビツト）はア
ドレス変換装置１１７からメモリアドレスライン
１１８経由で与えられる。これに対し、図形メモ
リ１１４に対するアドレス情報（24ビツト）はア
ドレス変換装置１１７または図形表示回路１１５
から与えられる。即ちアドレス変換装置１１７か
らのアドレス情報（24ビツト）はメモリアドレス
ライン１１９経由でマルチプレクサ１２０に導か
れる。また、図形表示回路１１５からのアドレス
情報（24ビツト）はメモリアドレスライン１２１
経由で同じくマルチプレクサ１２０に導かれる。
マルチプレクサ１２０はメモリアドレスライン１
１９，１２１のいずれか一方を図形メモリ１１４
のメモリアドレスライン１２２に電気的に接続す
る。この結果、アドレス変換装置１１７または図
形表示回路１１５からのアドレス情報（24ビツ
ト）が図形メモリ１１４に導かれる。また、
UNIXメモリ１１３のメモリデータライン（32ビ
ツト）１２３は、前記ゲート回路１１０によりＣ
−BUS１０７に電気的に接続される。一方、図
形メモリ１１４のメモリデータライン（32ビツ
ト）１２４は、マルチプレクサ１２５によりメモ
リデータライン（32ビツト）１２６，１２７のい
ずれか一方に電気的に接続される。このメモリデ
ータライン１２６は図形表示回路１１５に接続さ
れる。また、メモリデータライン１２７には前記
ゲート回路１１１によりＣ−BUS１０７に電気
的に接続される。
次にアドレス変換装置１１７について詳述す
る。第２図はアドレス変換装置１１７の構成を示
すブロツク図である。アドレス変換装置１１７は
第１図に示すようにメモリアクセス情報ライン
（32ビツト）１２８によりＣ−BUS１０７に接続
されている。アドレス変換装置１１７には、第２
図に示すように、32ビツトのラツチレジスタ２０
１が設けられている。ラツチレジスタ２０１は、
メモリアクセス情報ライン１２８経由でＣ−
BUS１０７から供給される情報（32ビツト）が
メモリアクセス情報のときに、当該情報をラツチ
する。これは、Ｃ−BUS１０３上の情報が
MMU１１２に対するメモリアクセスに関する情
報（メモリアクセス情報）であることを示す信号
MA（Memory Address）が、ラツチレジスタ２
０１のラツチタイミング信号として用いられてい
ることによる。この信号MAはμP１０１から与
えられる。
る。第２図はアドレス変換装置１１７の構成を示
すブロツク図である。アドレス変換装置１１７は
第１図に示すようにメモリアクセス情報ライン
（32ビツト）１２８によりＣ−BUS１０７に接続
されている。アドレス変換装置１１７には、第２
図に示すように、32ビツトのラツチレジスタ２０
１が設けられている。ラツチレジスタ２０１は、
メモリアクセス情報ライン１２８経由でＣ−
BUS１０７から供給される情報（32ビツト）が
メモリアクセス情報のときに、当該情報をラツチ
する。これは、Ｃ−BUS１０３上の情報が
MMU１１２に対するメモリアクセスに関する情
報（メモリアクセス情報）であることを示す信号
MA（Memory Address）が、ラツチレジスタ２
０１のラツチタイミング信号として用いられてい
ることによる。この信号MAはμP１０１から与
えられる。
第３図はメモリアクセス情報のフオーマツトを
示す。メモリアクセス情報は８ビツトのステータ
スフイールド（ビツト０〜ビツト７）、８ビツト
のセグメントフイールド（ビツト８〜ビツト15）、
16ビツトのアドレスフイールド（ビツト16〜ビツ
ト31）からなつている。ステータスフイールドは
メモリ制御系情報のフイールドである。ステータ
スフイールドは、命令フエツチ（Instruction
Fetch）IFかオペランドフエツチ（Operand
Fetch）OFかを指定するIF／OFビツト（“１”
で命令フエツチ、“０”でオペランドフエツチを
示す）、メモリリードかメモリライトかを指定す
るＲ／Ｗビツトを有している。更に、ステータス
フイールドは、図形メモリ１１４へのアクセスか
否か、即ち図形メモリ１１４へのアクセスか或い
はUNIXメモリ１１３へのアクセスかを指定する
Ｘビツトを有している。また、セグメントフイー
ルドは基本的にはセグメント情報（下位４ビツト
が有効）のフイールドである。またアドレスフイ
ールドは、命令フエツチの場合には16ビツトの命
令アドレス、オペランドフエツチの場合には16ビ
ツトのオペランドアドレスのフイールドである。
但し、Ｘビツトが図形メモリ１１４へのアクセス
を指定する（Ｘ＝“０”）の場合には、セグメント
フイールドは24ビツトのオペランドアドレスの上
位８ビツトのフイールドとなり、アドレスフイー
ルドは24ビツトのオペランドアドレスの残りビツ
ト（下位16ビツト）のフイールドとなる。
示す。メモリアクセス情報は８ビツトのステータ
スフイールド（ビツト０〜ビツト７）、８ビツト
のセグメントフイールド（ビツト８〜ビツト15）、
16ビツトのアドレスフイールド（ビツト16〜ビツ
ト31）からなつている。ステータスフイールドは
メモリ制御系情報のフイールドである。ステータ
スフイールドは、命令フエツチ（Instruction
Fetch）IFかオペランドフエツチ（Operand
Fetch）OFかを指定するIF／OFビツト（“１”
で命令フエツチ、“０”でオペランドフエツチを
示す）、メモリリードかメモリライトかを指定す
るＲ／Ｗビツトを有している。更に、ステータス
フイールドは、図形メモリ１１４へのアクセスか
否か、即ち図形メモリ１１４へのアクセスか或い
はUNIXメモリ１１３へのアクセスかを指定する
Ｘビツトを有している。また、セグメントフイー
ルドは基本的にはセグメント情報（下位４ビツト
が有効）のフイールドである。またアドレスフイ
ールドは、命令フエツチの場合には16ビツトの命
令アドレス、オペランドフエツチの場合には16ビ
ツトのオペランドアドレスのフイールドである。
但し、Ｘビツトが図形メモリ１１４へのアクセス
を指定する（Ｘ＝“０”）の場合には、セグメント
フイールドは24ビツトのオペランドアドレスの上
位８ビツトのフイールドとなり、アドレスフイー
ルドは24ビツトのオペランドアドレスの残りビツ
ト（下位16ビツト）のフイールドとなる。
再び第２図を参照すると、ラツチレジスタ２０
１から出力される32ビツトのメモリアクセス情報
のうち、ビツト15の情報およびIF／OFビツトは
オアゲート202に導かれる。しかしてメモリアク
セス情報中のビツト12〜ビツト14の情報と、オア
ゲート２０２の出力と、メモリアクセス情報中の
ビツト16〜ビツト21の情報との連結情報（10ビツ
ト）は信号ライン２０３を介してゲート回路２０
４に供給される。このゲート回路２０４にはメモ
リアクセス情報中のＸビツトが開閉制御信号とし
て供給される。ゲート回路２０４はＸ＝“１”の
とき開制御され、信号ライン２０３上の情報（10
ビツト）を信号ライン２０５経由でセグメント／
ページ変換テーブル２０６に供給する。
１から出力される32ビツトのメモリアクセス情報
のうち、ビツト15の情報およびIF／OFビツトは
オアゲート202に導かれる。しかしてメモリアク
セス情報中のビツト12〜ビツト14の情報と、オア
ゲート２０２の出力と、メモリアクセス情報中の
ビツト16〜ビツト21の情報との連結情報（10ビツ
ト）は信号ライン２０３を介してゲート回路２０
４に供給される。このゲート回路２０４にはメモ
リアクセス情報中のＸビツトが開閉制御信号とし
て供給される。ゲート回路２０４はＸ＝“１”の
とき開制御され、信号ライン２０３上の情報（10
ビツト）を信号ライン２０５経由でセグメント／
ページ変換テーブル２０６に供給する。
ここで、セグメント／ページ変換テーブル２０
６について説明する。UNIXのデータ構造は、第
４図に示す如く一定サイズ（この例では1KB）
のメモリブロツクが樹（Tree）状につながつた
ものである。樹状につながつたブロツク群の大元
となるブロツクはRootセグメント称される。セ
グメント／ページ変換テーブル２０６は、このよ
うな1KB単位の細分化されたメモリブロツクを、
樹状につなぎ、かつ物理アドレス上にアロケート
するために設けられたものである。UNIXでは、
命令部とデータ部とに常に対となつて１つのプロ
セス（タスクに相当）に割当てられる。そして、
各プロセスが第５図に示される如くセグメント／
ページ変換テーブル２０６に割振られる。この実
施例では、１６のセグメントからなる1MBのア
ドレス空間（論理アドレス空間）が適用されてい
る。１セグメント当りのページ数は６４、１ペー
ジの表わすメモリサイズは1KBである。各プロ
セスを構成する命令部、データ部はそれぞれ寄数
セグメント（これを命令セグメントと称する）、
偶数セグメント（これをデータセグメントと称す
る）に割振られる。セグメント／ページ変換テー
ブル２０６は、各セグメント内の各ページと、こ
れらのページが置かれる、物理アドレス空間（こ
の例ではUNIXメモリ１１３の1MBのメモリ空
間）内の1KBの領域との対応テーブルである。
即ちセグメント／ページ変換テーブル２０６は、
セグメント番号（４ビツト）およびページ番号
（６ビツト）と10ビツトのページフレーム番号
（ページデータ）との対応テーブルである。
６について説明する。UNIXのデータ構造は、第
４図に示す如く一定サイズ（この例では1KB）
のメモリブロツクが樹（Tree）状につながつた
ものである。樹状につながつたブロツク群の大元
となるブロツクはRootセグメント称される。セ
グメント／ページ変換テーブル２０６は、このよ
うな1KB単位の細分化されたメモリブロツクを、
樹状につなぎ、かつ物理アドレス上にアロケート
するために設けられたものである。UNIXでは、
命令部とデータ部とに常に対となつて１つのプロ
セス（タスクに相当）に割当てられる。そして、
各プロセスが第５図に示される如くセグメント／
ページ変換テーブル２０６に割振られる。この実
施例では、１６のセグメントからなる1MBのア
ドレス空間（論理アドレス空間）が適用されてい
る。１セグメント当りのページ数は６４、１ペー
ジの表わすメモリサイズは1KBである。各プロ
セスを構成する命令部、データ部はそれぞれ寄数
セグメント（これを命令セグメントと称する）、
偶数セグメント（これをデータセグメントと称す
る）に割振られる。セグメント／ページ変換テー
ブル２０６は、各セグメント内の各ページと、こ
れらのページが置かれる、物理アドレス空間（こ
の例ではUNIXメモリ１１３の1MBのメモリ空
間）内の1KBの領域との対応テーブルである。
即ちセグメント／ページ変換テーブル２０６は、
セグメント番号（４ビツト）およびページ番号
（６ビツト）と10ビツトのページフレーム番号
（ページデータ）との対応テーブルである。
再び第２図を参照すると、セグメント／ページ
変換テーブル２０６は信号ライン２０５経由で供
給される10ビツトの情報によつて索引される。こ
の10ビツト情報は、前述したようにメモリアクセ
ス情報中のビツト12〜ビツト14の情報と、IF／
OFビツトとビツト15の情報との論理和出力と、
ビツト16〜ビツト21の情報との連結情報である。
上記ビツト12〜ビツト15の情報は、Ｘ＝“１”の
場合、セグメント情報（セグメント番号）を示
す。但し、ビツト15は論理“０”となつている。
即ち、Ｘ＝“１”の場合のビツト12〜ビツト15の
情報は、該当プロセスが割振られる連続する２つ
のセグメントの先頭セグメント（偶数セグメン
ト）を示す。そこで、ビツト15に代えてオアゲー
ト２０２の出力（IF／OFビツトとビツト15の情
報との論理和出力）を用いることにより、１つの
プロセスを命令セグメントとデータセグメントの
２つに正しく振分けることができる。一方、ビツ
ト16〜ビツト21の情報は、Ｘ＝“１”の場合、ペ
ージ番号を示す。以上の説明から明らかなよう
に、上記10ビツトの情報はセグメント番号とペー
ジ番号との連結情報である。したがつて、この情
報がセグメント／ページ変換テーブル２０６に供
給されることにより、当該テーブル２０６から対
応するページフレーム番号（10ビツト）を信号ラ
イン２０７に取出すことができる。この信号ライ
ン２０７上のページフレーム番号は、信号ライン
２０８により導かれる、ラツチレジスタ２０１の
ビツト22〜ビツト31の情報と連結され、（UNIX
メモリ１１３の）メモリアドレスライン１１８に
導かれる。このビツト22〜ビツト31の情報は、Ｘ
＝“１”の場合、ページ内のデイスプレースメン
トを示す。したがつて、メモリアドレスライン１
１８上の情報はUNIXメモリ１１３をアドレツシ
ングするための物理アドレス（第１種アドレス情
報）となる。
変換テーブル２０６は信号ライン２０５経由で供
給される10ビツトの情報によつて索引される。こ
の10ビツト情報は、前述したようにメモリアクセ
ス情報中のビツト12〜ビツト14の情報と、IF／
OFビツトとビツト15の情報との論理和出力と、
ビツト16〜ビツト21の情報との連結情報である。
上記ビツト12〜ビツト15の情報は、Ｘ＝“１”の
場合、セグメント情報（セグメント番号）を示
す。但し、ビツト15は論理“０”となつている。
即ち、Ｘ＝“１”の場合のビツト12〜ビツト15の
情報は、該当プロセスが割振られる連続する２つ
のセグメントの先頭セグメント（偶数セグメン
ト）を示す。そこで、ビツト15に代えてオアゲー
ト２０２の出力（IF／OFビツトとビツト15の情
報との論理和出力）を用いることにより、１つの
プロセスを命令セグメントとデータセグメントの
２つに正しく振分けることができる。一方、ビツ
ト16〜ビツト21の情報は、Ｘ＝“１”の場合、ペ
ージ番号を示す。以上の説明から明らかなよう
に、上記10ビツトの情報はセグメント番号とペー
ジ番号との連結情報である。したがつて、この情
報がセグメント／ページ変換テーブル２０６に供
給されることにより、当該テーブル２０６から対
応するページフレーム番号（10ビツト）を信号ラ
イン２０７に取出すことができる。この信号ライ
ン２０７上のページフレーム番号は、信号ライン
２０８により導かれる、ラツチレジスタ２０１の
ビツト22〜ビツト31の情報と連結され、（UNIX
メモリ１１３の）メモリアドレスライン１１８に
導かれる。このビツト22〜ビツト31の情報は、Ｘ
＝“１”の場合、ページ内のデイスプレースメン
トを示す。したがつて、メモリアドレスライン１
１８上の情報はUNIXメモリ１１３をアドレツシ
ングするための物理アドレス（第１種アドレス情
報）となる。
次に、ラツチレジスタ２０１にラツチされるメ
モリアクセス情報の生成について説明するため
に、まず当該情報を生成出力するμP１０１につ
いて説明する。第６図はμP１０１の内部構成を
示すブロツク図である。μP１０１は32ビツト幅
のＣ−BUS１０７用端子、12ビツト幅のROMア
ドレスライン１０５用端子などを含む合計64個の
端子により外部回路と接続される。μP１０１内
に収容される機能ロジツクには次のようなものが
ある。
モリアクセス情報の生成について説明するため
に、まず当該情報を生成出力するμP１０１につ
いて説明する。第６図はμP１０１の内部構成を
示すブロツク図である。μP１０１は32ビツト幅
のＣ−BUS１０７用端子、12ビツト幅のROMア
ドレスライン１０５用端子などを含む合計64個の
端子により外部回路と接続される。μP１０１内
に収容される機能ロジツクには次のようなものが
ある。
(1) MIR（Micro Instruction Register）
……301 20bits
Ｃ−ROM１０４より読出されたマイクロ命
令を格納するためのレジスタであり、Ｃ−
ROM１０４から読出されたマイクロ命令がＣ
−BUS１０７を経てこのレジスタにセツトさ
れる。
令を格納するためのレジスタであり、Ｃ−
ROM１０４から読出されたマイクロ命令がＣ
−BUS１０７を経てこのレジスタにセツトさ
れる。
(2) IR（Instruction Register）
……302 16bits
現在実行中のユーザ命令を保持するレジスタ
である。ユーザ命令の先取りを行なう命令バツ
フア（IB0〜3バツフア）から、ユーザ命令のフ
エツチ時にユーザ命令コードがこのレジスタに
転送される。
である。ユーザ命令の先取りを行なう命令バツ
フア（IB0〜3バツフア）から、ユーザ命令のフ
エツチ時にユーザ命令コードがこのレジスタに
転送される。
(3) IB0〜3（Instruction Buffer）
……303 16bits×４
ユーザ命令の先取りを行なうためのレジスタ
（命令バツフア）である。IRレジスタ３０２に
保持されているユーザ命令の実行が終ると、こ
のレジスタから次のユーザ命令がIRレジスタ
３０２に転送される。マイクロ命令によつて
IB0〜3バツフア３０３の内容は内部バスＴ−
BUS３２７T、Ｒ−BUS３２７Rへ読出すこと
ができるが、Ｔ−BUS３２７TまたはＲ−BUS
３２７Rから書込むことはできない。IB0〜3バ
ツフア３０３へのユーザ命令の書込みはＣ−
BUS１０７を経由して行なわれる。
（命令バツフア）である。IRレジスタ３０２に
保持されているユーザ命令の実行が終ると、こ
のレジスタから次のユーザ命令がIRレジスタ
３０２に転送される。マイクロ命令によつて
IB0〜3バツフア３０３の内容は内部バスＴ−
BUS３２７T、Ｒ−BUS３２７Rへ読出すこと
ができるが、Ｔ−BUS３２７TまたはＲ−BUS
３２７Rから書込むことはできない。IB0〜3バ
ツフア３０３へのユーザ命令の書込みはＣ−
BUS１０７を経由して行なわれる。
(4) MDRH（Memory Data Register High）
……304 16bits
Ｃ−BUS１０７上の32ビツトのデータのう
ち、上位16ビツトを保持するレジスタである。
Ｃ−BUS１０７からのデータセツトとＣ−
BUS１０７へのデータ送出ができる。更にＲ
−BUS３２７R、Ｔ−BUS３２７Tへのデータ
送出とＴ−BUS３２７Tからのデータセツトが
行なえる。
ち、上位16ビツトを保持するレジスタである。
Ｃ−BUS１０７からのデータセツトとＣ−
BUS１０７へのデータ送出ができる。更にＲ
−BUS３２７R、Ｔ−BUS３２７Tへのデータ
送出とＴ−BUS３２７Tからのデータセツトが
行なえる。
(5) MDRL（Memory Data Register Low）
……305 16bits
Ｃ−BUS１０７上の32ビツトのデータのう
ち、下位16ビツトを保持するレジスタである。
Ｃ−BUS１０７からのデータセツトと、Ｃ−
BUS１０７へのデータ送出ができる。更にＲ
−BUS３２７R、Ｔ−BUS３２７Tへのデータ
送出と、Ｔ−BUS３２７Tからのデータセツト
が行なえる。
ち、下位16ビツトを保持するレジスタである。
Ｃ−BUS１０７からのデータセツトと、Ｃ−
BUS１０７へのデータ送出ができる。更にＲ
−BUS３２７R、Ｔ−BUS３２７Tへのデータ
送出と、Ｔ−BUS３２７Tからのデータセツト
が行なえる。
(6) MAR（Memory Address Register）
……306 16bits
MMU１１２のオペランドアドレス（論理ア
ドレス）を保持するレジスタである。この
MARレジスタ３０６は「２」又は「４」単位
毎のカウント機能をもつ。
ドレス）を保持するレジスタである。この
MARレジスタ３０６は「２」又は「４」単位
毎のカウント機能をもつ。
(7) SGA、SGB（Segment Register Ａ、Ｂ）
……3071、30728bits×２
論理アドレス空間に拡張するためのレジスタ
であり、一般にセグメントを指定するための情
報が貯えられる。このレジスタ内容がMARレ
ジスタ３０６または後述するALOCレジスタ３
０９の内容と共に物理アドレスの生成源とな
る。通常はSGAレジスタ３０７1が用いられ、
特定命令のとき一時的にSGBレジスタ３０７2
が用いられる。またSGBレジスタ３０７2は、
図形メモリ１１４をアクセスする際に、24ビツ
トのオペランドアドレスの上位８ビツトを貯え
るのに用いられる。
であり、一般にセグメントを指定するための情
報が貯えられる。このレジスタ内容がMARレ
ジスタ３０６または後述するALOCレジスタ３
０９の内容と共に物理アドレスの生成源とな
る。通常はSGAレジスタ３０７1が用いられ、
特定命令のとき一時的にSGBレジスタ３０７2
が用いられる。またSGBレジスタ３０７2は、
図形メモリ１１４をアクセスする際に、24ビツ
トのオペランドアドレスの上位８ビツトを貯え
るのに用いられる。
(8) LOC（Location Counter）
……308 16bits
ユーザ命令アドレスを保持するカウンタで、
ユーザ命令のフエツチ毎に「２」ずつカウント
アツプされ、次のユーザ命令アドレスを保持す
る。
ユーザ命令のフエツチ毎に「２」ずつカウント
アツプされ、次のユーザ命令アドレスを保持す
る。
(9) ALOC（Advanced Location Counter）
……309 16bits
MMU１１２（のUNIXメモリ１１３）から
次に読出すユーザ命令のアドレスを格納するレ
ジスタで、命令先取り制御を行なうため、
LOC３０８が保持しているアドレスより＋２
バイト又は＋４バイト分進んでいる。
次に読出すユーザ命令のアドレスを格納するレ
ジスタで、命令先取り制御を行なうため、
LOC３０８が保持しているアドレスより＋２
バイト又は＋４バイト分進んでいる。
(10) CNTR（Counter Register）
……310 8bits
２進減算カウンタで、マイクロプログラムの
ループカウント、乗除算、シフトの場合等に使
用される。
ループカウント、乗除算、シフトの場合等に使
用される。
(11) WR0〜7（Working Register）
……311 16bits×８
マイクロプログラムの中で演算の途中結果を
保持するために使用される。マイクロ命令にて
ソース、デステイネーシヨンレジスタとして直
接指定できる。
保持するために使用される。マイクロ命令にて
ソース、デステイネーシヨンレジスタとして直
接指定できる。
(12) GR0〜15（General Register）
……312 16bits×16
汎用レジスタであり、ユーザ命令にてアクセ
スできる。アキユームレータ、インデツクスレ
ジスタ等に用いられる。
スできる。アキユームレータ、インデツクスレ
ジスタ等に用いられる。
(13) PSW（Program Status Word）
……313 16bits
μP内部状態を記憶するレジスタで、割込み
マスク、演算結果の内部状態、メモリアドレス
モード、マスタ／スレーブモード等種々の内部
状態を保持している。
マスク、演算結果の内部状態、メモリアドレス
モード、マスタ／スレーブモード等種々の内部
状態を保持している。
(14) FLA FLB（Flag Register Ａ、Ｂ）
……3141、3144bits×２
算術／論理演算の状態を記憶するレジスタで
ある。
ある。
(15) QR（Quotient Register）
……315 16bits
算術／論理演算を行なうALU３２０、及び
高速シフトを行なうSHF３２１の補助として
使用されるレジスタである。
高速シフトを行なうSHF３２１の補助として
使用されるレジスタである。
(16) RAR（ROM Address Register）
……316 12bits
次に読出されるマイクロ命令のアドレスを保
持するレジスタであり、このRARレジスタ３
１６に貯えられたアドレスは12ビツト幅の
ROMアドレスライン１０５を経由してＣ−
ROM１０４に送られる。このRARレジスタ３
１６はマイクロ命令を読出す毎に＋１するカウ
ンタ機能をもつ。
持するレジスタであり、このRARレジスタ３
１６に貯えられたアドレスは12ビツト幅の
ROMアドレスライン１０５を経由してＣ−
ROM１０４に送られる。このRARレジスタ３
１６はマイクロ命令を読出す毎に＋１するカウ
ンタ機能をもつ。
(17) SLR（Subroutine Link Register）
……317 12bits
マイクロプログラムでサブルーチン分岐を行
なう場合に、戻り先番地を格納しておくための
レジスタである。
なう場合に、戻り先番地を格納しておくための
レジスタである。
(18) Ａ−ROM（Internal ROM・Ａ）
……318 12bits×２
システルクリア後のマイクロプログラムのス
タート番地、および割込みの発生が検出された
後に展開するマイクロプログラムのスタート番
地を記憶する内部ROMである。
タート番地、および割込みの発生が検出された
後に展開するマイクロプログラムのスタート番
地を記憶する内部ROMである。
(19) Ｂ−ROM（Internal ROM・Ｂ）
……318 12bits×256
ユーザ命令のOPコードに対するマイクロプ
ログラムの対応テーブルをなす内部ROMであ
り、IRレジスタ３０２のOPコード部（８ビツ
ト）で指定することのできるＣ−ROM１０４
のアドレス（０〜255番地）に対応したアドレ
スを持ち、Ｂ−ROM３１９のその各番地に
は、上記OPコードに対するマイクロプログラ
ムが１ステツプで終了するか、２ステツプ以上
を要するか、イリーガル命令扱いとするか等の
判断情報を記憶している。このときＢ−ROM
３１９の各番地に対応するＣ−ROM１０４の
各番地には、１マイクロステツプで終了する場
合にはそのマイクロ命令が、又、２マイクロス
テツプ以上を要する場合には１ステツプ目のマ
イクロ命令が記憶され、Ｂ−ROM３１９に２
ステツプ目のマイクロ命令の入つているＣ−
ROM番地が記憶されている。更に、イリーガ
ル命令のときには、Ｃ−ROM１０４にはイリ
ーガル命令に対するエラー処理用マイクロプロ
グラムの開始番地が記憶されている。
ログラムの対応テーブルをなす内部ROMであ
り、IRレジスタ３０２のOPコード部（８ビツ
ト）で指定することのできるＣ−ROM１０４
のアドレス（０〜255番地）に対応したアドレ
スを持ち、Ｂ−ROM３１９のその各番地に
は、上記OPコードに対するマイクロプログラ
ムが１ステツプで終了するか、２ステツプ以上
を要するか、イリーガル命令扱いとするか等の
判断情報を記憶している。このときＢ−ROM
３１９の各番地に対応するＣ−ROM１０４の
各番地には、１マイクロステツプで終了する場
合にはそのマイクロ命令が、又、２マイクロス
テツプ以上を要する場合には１ステツプ目のマ
イクロ命令が記憶され、Ｂ−ROM３１９に２
ステツプ目のマイクロ命令の入つているＣ−
ROM番地が記憶されている。更に、イリーガ
ル命令のときには、Ｃ−ROM１０４にはイリ
ーガル命令に対するエラー処理用マイクロプロ
グラムの開始番地が記憶されている。
(20) ALU（Arithmetic and Logic Unit）
……320
２進・16ビツト並列の算術・論理演算を行な
う組合せ論理回路であり、10進１桁の加減算回
路も含まれる。Ｒ−BUS３２７Rからの演算デ
ータはALU３２０に直接入力され、又、Ｔ−
BUS３２７Tからの演算データはラツチ回路
（LATCH）３３０でラツチされた後、ALU３
２０に入力される。演算結果はＴ−BUS３２
７Tへ出力される。
う組合せ論理回路であり、10進１桁の加減算回
路も含まれる。Ｒ−BUS３２７Rからの演算デ
ータはALU３２０に直接入力され、又、Ｔ−
BUS３２７Tからの演算データはラツチ回路
（LATCH）３３０でラツチされた後、ALU３
２０に入力される。演算結果はＴ−BUS３２
７Tへ出力される。
(21) SHF（Shifter）
……321
１〜15ビツトまでの左シフトまたは右シフト
を１サイクルで実行するハードウエアシフタで
ある。シフト数の指定はＲ−BUS３２７Rの下
位４ビツトで行なわれる。Ｒ−BUS３２７Rか
らのシフト数指定は直接に、又、Ｔ−BUS３
２７Tからのデータはラツチ回路（LATCH）
３３０を介してそれぞれSHF３２１に入力さ
れる。シフト結果はＴ−BUS３２７Tへ出力さ
れる。
を１サイクルで実行するハードウエアシフタで
ある。シフト数の指定はＲ−BUS３２７Rの下
位４ビツトで行なわれる。Ｒ−BUS３２７Rか
らのシフト数指定は直接に、又、Ｔ−BUS３
２７Tからのデータはラツチ回路（LATCH）
３３０を介してそれぞれSHF３２１に入力さ
れる。シフト結果はＴ−BUS３２７Tへ出力さ
れる。
(22) MUL（Multiplier）
……322
16ビツト×16ビツトの高速乗算器であり、Ｔ
−BUS３２７TおよびＲ−BUS３２７Rからデ
ータを入力し、倍長となつた乗算結果は上位レ
ジスタMRH、下位がレジスタMRLに送られ
る。このMRHおよびMRLは何れも仮想的レ
ジスタであり物理的には存在しない。
−BUS３２７TおよびＲ−BUS３２７Rからデ
ータを入力し、倍長となつた乗算結果は上位レ
ジスタMRH、下位がレジスタMRLに送られ
る。このMRHおよびMRLは何れも仮想的レ
ジスタであり物理的には存在しない。
(23) DECODE＆CONT（Decoder and
Controler） ……323 MIRレジスタ３０１に貯えられたマイクロ
命令をデコードし、各種コントロール信号を得
るデコーダおよび制御回路であり、MIRレジ
スタ３０１の出力以外にも所定の信号が入力さ
れて、デコードされ、又はコントロール信号と
なる。
Controler） ……323 MIRレジスタ３０１に貯えられたマイクロ
命令をデコードし、各種コントロール信号を得
るデコーダおよび制御回路であり、MIRレジ
スタ３０１の出力以外にも所定の信号が入力さ
れて、デコードされ、又はコントロール信号と
なる。
(24) XSGN（External Signal Register）
……324 12bits
Ｃ−ROM１０４より読出されるマイクロ命
令と共にＣ−BUS１０７経由で入力される割
込み信号群（12ビツト）を貯えるレジスタであ
る。このXSGNレジスタ３２４の内容は
DECODE＆CONT３２３に送られる。
令と共にＣ−BUS１０７経由で入力される割
込み信号群（12ビツト）を貯えるレジスタであ
る。このXSGNレジスタ３２４の内容は
DECODE＆CONT３２３に送られる。
(25) MCS（Memory Control Status Register）
……326 8bits
DECODE＆CONT３２３より与えられるメ
モリ制御系情報（８種）を貯えるレジスタであ
る。このMCSレジスタ３２６の肉容はMARレ
ジスタ３０６（またはALOCレジスタ３０９）
およびSGAレジスタ３０７1（またはSGBレジ
スタ３０７2）の内容と同時にＣ−BUS１０７
を経由して外部に送出される。
モリ制御系情報（８種）を貯えるレジスタであ
る。このMCSレジスタ３２６の肉容はMARレ
ジスタ３０６（またはALOCレジスタ３０９）
およびSGAレジスタ３０７1（またはSGBレジ
スタ３０７2）の内容と同時にＣ−BUS１０７
を経由して外部に送出される。
(26) Ｔ−BUS、Ｒ−BUS（Transfer Bus、
Receiver Bus） ……327T、327R Ｔ−Bus３２７Tは双方向データ転送が可能
な内部バス、Ｒ−Bus３２７Rは一方向データ
転送のみを行なう内部バスであり、共に16ビツ
ト幅をもち、μP１０１内部の主としてレジス
タ類相互間におけるデータ転送に供される。
Receiver Bus） ……327T、327R Ｔ−Bus３２７Tは双方向データ転送が可能
な内部バス、Ｒ−Bus３２７Rは一方向データ
転送のみを行なう内部バスであり、共に16ビツ
ト幅をもち、μP１０１内部の主としてレジス
タ類相互間におけるデータ転送に供される。
また、μP１０１のＣ−BUS１０７（32ビツト）
およびROMアドレスライン１０５（12ビツト）
を除く各端子に導かれる入出力信号の一部を以下
に示す。
およびROMアドレスライン１０５（12ビツト）
を除く各端子に導かれる入出力信号の一部を以下
に示す。
(1) ROE（ROM Output Enable）
Ｃ−ROM１０４から読出されたマイクロ命
令をＣ−BUS１０７経由で取込むためのタイ
ミング信号。また、Ｃ−BUS１０７を内部側
と外部側とに切離すゲート制御信号、更には割
込み信号群をＣ−BUS１０７経由で取込むた
めのタイミング信号としても用いられる。
令をＣ−BUS１０７経由で取込むためのタイ
ミング信号。また、Ｃ−BUS１０７を内部側
と外部側とに切離すゲート制御信号、更には割
込み信号群をＣ−BUS１０７経由で取込むた
めのタイミング信号としても用いられる。
(2) MA（Memory Address）
Ｃ−BUS１０７上のMMU１１２に対する
メモリアクセスに関する情報（メモリアクセス
情報）であることを示す信号。この信号によつ
て、メモリアクセス情報を外部に設けた（アド
レス変換装置１１７内の）ラツチレジスタ２０
１にラツチすることができる。
メモリアクセスに関する情報（メモリアクセス
情報）であることを示す信号。この信号によつ
て、メモリアクセス情報を外部に設けた（アド
レス変換装置１１７内の）ラツチレジスタ２０
１にラツチすることができる。
次に、このように構成されたμP１０１におけ
るメモリアクセス情報の生成と、このメモリアク
セス情報に基づくMMU１１２のアクセスについ
て説明する。μP１０１はメモリアクセスに際し、
命令フエツチであるか或いはオペランドフエツチ
であるか、更にはオペランドフエツチであれば当
該オペランドフエツチを伴う命令（実行中の命
令）がα型命令であるか或いはβ型命令であるか
により、対応するメモリアクセス情報（32ビツ
ト）を生成出力する。上記α型命令は（MMU１
１２内の）図形メモリ１１４をアクセスするため
の新規な命令である。これに対しα型命令は
（MMU１１２内の）UNIXメモリ１１３のデー
タ部をアクセスするための通常の命令（従来型命
令）である。後述するように、α型命令はセグメ
ント／ページ処理を必要としない命令である。
るメモリアクセス情報の生成と、このメモリアク
セス情報に基づくMMU１１２のアクセスについ
て説明する。μP１０１はメモリアクセスに際し、
命令フエツチであるか或いはオペランドフエツチ
であるか、更にはオペランドフエツチであれば当
該オペランドフエツチを伴う命令（実行中の命
令）がα型命令であるか或いはβ型命令であるか
により、対応するメモリアクセス情報（32ビツ
ト）を生成出力する。上記α型命令は（MMU１
１２内の）図形メモリ１１４をアクセスするため
の新規な命令である。これに対しα型命令は
（MMU１１２内の）UNIXメモリ１１３のデー
タ部をアクセスするための通常の命令（従来型命
令）である。後述するように、α型命令はセグメ
ント／ページ処理を必要としない命令である。
第７図はβ型命令のフオーマツトを示す。β型
命令は、図示の如く16ビツト部分命令４０１，４
０２からなる２語長命令である。この16ビツト部
分命令４０１は、８ビツトの命令フイールドOP、
４ビツトのデステイネーシヨンレジスタ指定フイ
ールドGRおよび４ビツトのインデツクスレジス
タ指定フイールドIXからなつている。また16ビ
ツト部分命令４０２は16ビツトのオペランドアド
レスフイールドＡからなる。このオペランドアド
レスフイールドＡは、６ビツトのページ番号フイ
ールドPAGEおよび10ビツトのデイスプレイスメ
ントフイールドDISPからなつている。μP１０１
においては、実行中の命令がβ型命令である場
合、当該命令のフイールドIXで指定されるイン
デツクスレジスタの内容（IX）とフイールドＡ
の内容との加算Ａ＋（IX）が行なわれる。インデ
ツクスレジスタとしてはGR0〜15レジスタ３１２
の一部が用いられる。この加算（アドレス計算）
はDECODE＆CONT３２３の制御によりALU３
２０で行なわれる。ALU３２０の加算結果、即
ちインデツクス修飾後の16ビツトのアドレス（実
効アドレス）はＴ−BUS３２７T経由でMARレ
ジスタ３０６にロードされる。この実施例では、
オペランドフエツチ時には、実行中の命令がβ型
命令であれば、Ｘビツトが論理“１”がIF／OF
ビツトが論理“０”である８ビツトのメモリ制御
系情報がDECODE＆CONT３２３の制御により
MCSレジスタ３２６にセツトされる。これに対
し、命令フエツチサイクル時には、実行中の命令
種別に無関係に、ＸビツトおよびIF／OFビツト
が共に論理“１”であるメモリ制御系情報が
MCSレジスタ３２６にセツトされる。
命令は、図示の如く16ビツト部分命令４０１，４
０２からなる２語長命令である。この16ビツト部
分命令４０１は、８ビツトの命令フイールドOP、
４ビツトのデステイネーシヨンレジスタ指定フイ
ールドGRおよび４ビツトのインデツクスレジス
タ指定フイールドIXからなつている。また16ビ
ツト部分命令４０２は16ビツトのオペランドアド
レスフイールドＡからなる。このオペランドアド
レスフイールドＡは、６ビツトのページ番号フイ
ールドPAGEおよび10ビツトのデイスプレイスメ
ントフイールドDISPからなつている。μP１０１
においては、実行中の命令がβ型命令である場
合、当該命令のフイールドIXで指定されるイン
デツクスレジスタの内容（IX）とフイールドＡ
の内容との加算Ａ＋（IX）が行なわれる。インデ
ツクスレジスタとしてはGR0〜15レジスタ３１２
の一部が用いられる。この加算（アドレス計算）
はDECODE＆CONT３２３の制御によりALU３
２０で行なわれる。ALU３２０の加算結果、即
ちインデツクス修飾後の16ビツトのアドレス（実
効アドレス）はＴ−BUS３２７T経由でMARレ
ジスタ３０６にロードされる。この実施例では、
オペランドフエツチ時には、実行中の命令がβ型
命令であれば、Ｘビツトが論理“１”がIF／OF
ビツトが論理“０”である８ビツトのメモリ制御
系情報がDECODE＆CONT３２３の制御により
MCSレジスタ３２６にセツトされる。これに対
し、命令フエツチサイクル時には、実行中の命令
種別に無関係に、ＸビツトおよびIF／OFビツト
が共に論理“１”であるメモリ制御系情報が
MCSレジスタ３２６にセツトされる。
そして、実行中の命令がβ型命令の場合、μP
１０１はオペランドフエツチに際し、DECODE
＆CNT３２３の制御により、MCSレジスタ３２
６の内容とSGAレジスタ３０７1の内容（下位４
ビツトが有効で最下位ビツトが論理“０”である
８ビツトのセグメント番号）とMARレジスタ３
０６の内容との連結情報（32ビツト）をメモリア
クセス情報としてＣ−BUS１０７上に送出する。
このとき、μP１０１は信号MAも出力する。Ｃ
−BUS１０７上のメモリアクセス情報は前述し
たようにメモリアクセス情報ライン１２８経由で
アドレス変換装置１１７内のラツチレジスタ２０
１に導かれる。このラツチレジスタ２０１には上
記信号MAがラツチタイミング信号として供給さ
れる。この結果、上記メモリアクセス情報がラツ
チレジスタ２０１にラツチされる。このときのラ
ツチレジスタ２０１の内容を第８図に示す。また
μP１０１は、命令フエツチに際し、実行中の命
令に無関係に、MCSレジスタ３２６の内容と
SGAレジスタ３０７1の内容とALOCカウンタ３
０９の内容との連結情報をメモリアクセス情報と
してＣ−BUS１０７上に送出する。このメモリ
アクセス情報は、上述したオペランドフエツチ時
と同様に、信号MAのタイミングでラツチレジス
タ２０１にラツチされる。このときのラツチレジ
スタ２０１の内容を第９図に示す。そしてラツチ
レジスタ２０１の内容に基づいてUNIXメモリ１
１３をアドレツシングするための物理アドレスが
作成されUNIXメモリ１１３がアクセスされる。
これについては前述しているので説明を省略す
る。
１０１はオペランドフエツチに際し、DECODE
＆CNT３２３の制御により、MCSレジスタ３２
６の内容とSGAレジスタ３０７1の内容（下位４
ビツトが有効で最下位ビツトが論理“０”である
８ビツトのセグメント番号）とMARレジスタ３
０６の内容との連結情報（32ビツト）をメモリア
クセス情報としてＣ−BUS１０７上に送出する。
このとき、μP１０１は信号MAも出力する。Ｃ
−BUS１０７上のメモリアクセス情報は前述し
たようにメモリアクセス情報ライン１２８経由で
アドレス変換装置１１７内のラツチレジスタ２０
１に導かれる。このラツチレジスタ２０１には上
記信号MAがラツチタイミング信号として供給さ
れる。この結果、上記メモリアクセス情報がラツ
チレジスタ２０１にラツチされる。このときのラ
ツチレジスタ２０１の内容を第８図に示す。また
μP１０１は、命令フエツチに際し、実行中の命
令に無関係に、MCSレジスタ３２６の内容と
SGAレジスタ３０７1の内容とALOCカウンタ３
０９の内容との連結情報をメモリアクセス情報と
してＣ−BUS１０７上に送出する。このメモリ
アクセス情報は、上述したオペランドフエツチ時
と同様に、信号MAのタイミングでラツチレジス
タ２０１にラツチされる。このときのラツチレジ
スタ２０１の内容を第９図に示す。そしてラツチ
レジスタ２０１の内容に基づいてUNIXメモリ１
１３をアドレツシングするための物理アドレスが
作成されUNIXメモリ１１３がアクセスされる。
これについては前述しているので説明を省略す
る。
なお、セグメントレジスタとしてGR0〜15レジ
スタ３１２などを用い、命令語中でセグメントレ
ジスタ指定することを行なわないのは次の理由に
よる。即ち、16ビツトマイクロプロセツサシステ
ムでは、命令語中にセグメントレジスタ指定フイ
ールドを設ける余裕が無いためである。そこで、
一般には、この実施例のように特定のセグメント
レジスタ（SGAレジスタ３０７1）を設け、当該
セグメントレジスタがマイクロプログラムレベル
で（DECODE＆CONT２２３により）自動的に
指定されるようにしている。このセグメントレジ
スタ（SGAレジスタ３０７1）の内容を更新する
には、特定命令を実行すればよい。しかし、大き
な連続領域をアクセスする場合に、セグメントの
切り替わりを知つてセグメントレジスタ（SGA
レジスタ３０７1）の内容を逐一更新することは
プログラム上不可能に近い。
スタ３１２などを用い、命令語中でセグメントレ
ジスタ指定することを行なわないのは次の理由に
よる。即ち、16ビツトマイクロプロセツサシステ
ムでは、命令語中にセグメントレジスタ指定フイ
ールドを設ける余裕が無いためである。そこで、
一般には、この実施例のように特定のセグメント
レジスタ（SGAレジスタ３０７1）を設け、当該
セグメントレジスタがマイクロプログラムレベル
で（DECODE＆CONT２２３により）自動的に
指定されるようにしている。このセグメントレジ
スタ（SGAレジスタ３０７1）の内容を更新する
には、特定命令を実行すればよい。しかし、大き
な連続領域をアクセスする場合に、セグメントの
切り替わりを知つてセグメントレジスタ（SGA
レジスタ３０７1）の内容を逐一更新することは
プログラム上不可能に近い。
次にα型命令によるオペランドフエツチについ
て説明する。α型命令は、第１０図に示す如く、
16ビツト部分命令５０１〜５０３からなる３語長
命令である。この16ビツト部分命令５０１は、８
ビツトの命令フイールドOP、４ビツトのデステ
イネーシヨンレジスタ命令フイールドGRおよび
４ビツトのインデツクスレジスタ指令フイールド
IXからなる。また、16ビツト部分命令５０２は、
８ビツトの転送バイト数指定フイールドｎおよび
８ビツトの上位オペランドアドレスフイールドａ
からなる。更に16ビツト部分命令５０３は、16ビ
ツトの下位オペランドアドレスフイールドｂから
なる。即ち、この実施例では、24ビツトのオペラ
ンドアドレス（論理アドレス）が上位８ビツト、
下位16ビツトに分割され、それぞれ部分命令５０
２，５０３に分散配置されている。μP１０１に
おいては、実行中の命令がα型命令である場合、
当該命令のフイールドIXで指定されているイン
デツクスレジスタの内容（IX）と下位オペラン
ドアドレスフイールドｂの内容との加算ｂ＋
（IX）が行なわれる。この加算（アドレス計算）
はDECODE＆CONT３２３の制御によりALU３
２０で行なわれる。ALU３２０の加算結果、即
ちインデツクス修飾後の16ビツトの下位アドレス
（下位実効アドレス）はＴ−BUS３２７T経由で
MARレジスタ３０６にロードされる。また、
ALU３２０の加算結果の状態、例えばキヤリー
発生の有無を示すビツト情報はFLAレジスタ３
１４1に貯えられる。続いて、α型命令の上位オ
ペランドアドレスフイールドａの内容が、ALU
３２０により＋１され、或いはALU３２０をそ
のまま通過し、Ｔ−BUS３２７T経由でSGBレジ
スタ３０７2にロードされる。なお、ALU３２０
による＋１処理の有無は、ｂ＋（IX）の加算処理
でのキヤリー発生の有無によつて決定される。
て説明する。α型命令は、第１０図に示す如く、
16ビツト部分命令５０１〜５０３からなる３語長
命令である。この16ビツト部分命令５０１は、８
ビツトの命令フイールドOP、４ビツトのデステ
イネーシヨンレジスタ命令フイールドGRおよび
４ビツトのインデツクスレジスタ指令フイールド
IXからなる。また、16ビツト部分命令５０２は、
８ビツトの転送バイト数指定フイールドｎおよび
８ビツトの上位オペランドアドレスフイールドａ
からなる。更に16ビツト部分命令５０３は、16ビ
ツトの下位オペランドアドレスフイールドｂから
なる。即ち、この実施例では、24ビツトのオペラ
ンドアドレス（論理アドレス）が上位８ビツト、
下位16ビツトに分割され、それぞれ部分命令５０
２，５０３に分散配置されている。μP１０１に
おいては、実行中の命令がα型命令である場合、
当該命令のフイールドIXで指定されているイン
デツクスレジスタの内容（IX）と下位オペラン
ドアドレスフイールドｂの内容との加算ｂ＋
（IX）が行なわれる。この加算（アドレス計算）
はDECODE＆CONT３２３の制御によりALU３
２０で行なわれる。ALU３２０の加算結果、即
ちインデツクス修飾後の16ビツトの下位アドレス
（下位実効アドレス）はＴ−BUS３２７T経由で
MARレジスタ３０６にロードされる。また、
ALU３２０の加算結果の状態、例えばキヤリー
発生の有無を示すビツト情報はFLAレジスタ３
１４1に貯えられる。続いて、α型命令の上位オ
ペランドアドレスフイールドａの内容が、ALU
３２０により＋１され、或いはALU３２０をそ
のまま通過し、Ｔ−BUS３２７T経由でSGBレジ
スタ３０７2にロードされる。なお、ALU３２０
による＋１処理の有無は、ｂ＋（IX）の加算処理
でのキヤリー発生の有無によつて決定される。
そして、実行中の命令がα型命令の場合、μP
１０１はオペランドフエツチに際し、DECODE
＆CNT３２３の制御により、MCSレジスタ３２
６の内容とSGBレジスタ３０７2の内容とMAR
レジスタ３０６の内容との連結情報（32ビツト）
をメモリアクセス情報としてＣ−BUS１０７上
に送出する。このとき、μP１０１は信号MAも
出力する。Ｃ−BUS１０７上のメモリアクセス
情報はメモリアクセス情報ライン１２８経由でア
ドレス変換装置１１７内のラツチレジスタ２０１
に導かれ、信号MAのタイミングで当該ラツチレ
ジスタ２０１にラツチされる。このときのラツチ
レジスタ２０１の内容を第１１図に示す。上述の
説明から明らかなように、ラツチレジスタ２０１
のビツト８〜ビツト15（セグメントフイールド）
には、24ビツトのオペランドアドレス（実効アド
レス）の上位８ビツト（SGBレジスタ３０７2の
内容）がラツチされている。同じくラツチレジス
タ２０１のビツト16〜ビツト31（アドレスフイー
ルド）には、24ビツトのオペランドアドレスの残
りの16ビツト（MARレジスタ３０６の内容）が
ラツチされている。この実施例では、上記24ビツ
トのオペランドアドレス（SGBレジスタ３０７2
の内容とMARレジスタ３０６の内容との連結情
報）、即ちａ×216＋ｂ＋（IX）で示されるアドレ
スが、以下に述べるようにMMU１１２内の図形
メモリ１１４をアドレツシングするための物理ア
ドレス（第２種アドレス情報）として用いられ
る。
１０１はオペランドフエツチに際し、DECODE
＆CNT３２３の制御により、MCSレジスタ３２
６の内容とSGBレジスタ３０７2の内容とMAR
レジスタ３０６の内容との連結情報（32ビツト）
をメモリアクセス情報としてＣ−BUS１０７上
に送出する。このとき、μP１０１は信号MAも
出力する。Ｃ−BUS１０７上のメモリアクセス
情報はメモリアクセス情報ライン１２８経由でア
ドレス変換装置１１７内のラツチレジスタ２０１
に導かれ、信号MAのタイミングで当該ラツチレ
ジスタ２０１にラツチされる。このときのラツチ
レジスタ２０１の内容を第１１図に示す。上述の
説明から明らかなように、ラツチレジスタ２０１
のビツト８〜ビツト15（セグメントフイールド）
には、24ビツトのオペランドアドレス（実効アド
レス）の上位８ビツト（SGBレジスタ３０７2の
内容）がラツチされている。同じくラツチレジス
タ２０１のビツト16〜ビツト31（アドレスフイー
ルド）には、24ビツトのオペランドアドレスの残
りの16ビツト（MARレジスタ３０６の内容）が
ラツチされている。この実施例では、上記24ビツ
トのオペランドアドレス（SGBレジスタ３０７2
の内容とMARレジスタ３０６の内容との連結情
報）、即ちａ×216＋ｂ＋（IX）で示されるアドレ
スが、以下に述べるようにMMU１１２内の図形
メモリ１１４をアドレツシングするための物理ア
ドレス（第２種アドレス情報）として用いられ
る。
第２図に示すように、ラツチレジスタ２０１の
ビツト16〜ビツト31の内容（24ビツトのオペラン
ドアドレス）は信号ライン２０９を介してゲート
回路２１０に導かれる。このゲート回路２１０に
は、ラツチレジスタ２０１のビツト０〜ビツト７
の内容であるメモリ制御系情報中のＸビツトが、
インバータ２１１経由で開閉制御信号として供給
される。ゲート回路２１０は、この実施例のよう
にＸ＝“０”のとき開制御され、信号ライン２０
９上の情報（24ビツト）をメモリアドレスライン
１１９上に出力する。このメモリアドレスライン
１１９は第１図に示すようにマルチプレクサ１２
０に接続されている。このマルチプレクサ１２０
には図形表示回路１１５からのメモリアドレスラ
イン１２１も接続されている。マルチプレクサ１
２０はメモリアドレスライン１１９，１２１のい
ずれか一方を図形メモリ１１４のメモリアドレス
ライン１２２に電気的に接続する。今、マルチプ
レクサ１２０によつてメモリアドレスライン１１
９が図形メモリ１１４のメモリアドレスライン１
２２に切り替え接続されているものとする。この
場合、メモリアドレスライン１１９上の情報、即
ちａ×216＋ｂ＋（IX）で示される24ビツトのアド
レスがマルチプレクサ１２０を介してメモリアド
レスライン１２２上に導かれる。そして、このア
ドレスにより図形メモリ１１４がアドレツシング
される。なお、UNIXメモリ１１３、図形メモリ
１１４のメモリ選択はＸビツトに基づいて行なわ
れる。即ち、Ｘ＝“１”のときUNIXメモリ１１
３が選択され、この例のようにＸ＝“０”のとき
図形メモリ１１４が選択される。
ビツト16〜ビツト31の内容（24ビツトのオペラン
ドアドレス）は信号ライン２０９を介してゲート
回路２１０に導かれる。このゲート回路２１０に
は、ラツチレジスタ２０１のビツト０〜ビツト７
の内容であるメモリ制御系情報中のＸビツトが、
インバータ２１１経由で開閉制御信号として供給
される。ゲート回路２１０は、この実施例のよう
にＸ＝“０”のとき開制御され、信号ライン２０
９上の情報（24ビツト）をメモリアドレスライン
１１９上に出力する。このメモリアドレスライン
１１９は第１図に示すようにマルチプレクサ１２
０に接続されている。このマルチプレクサ１２０
には図形表示回路１１５からのメモリアドレスラ
イン１２１も接続されている。マルチプレクサ１
２０はメモリアドレスライン１１９，１２１のい
ずれか一方を図形メモリ１１４のメモリアドレス
ライン１２２に電気的に接続する。今、マルチプ
レクサ１２０によつてメモリアドレスライン１１
９が図形メモリ１１４のメモリアドレスライン１
２２に切り替え接続されているものとする。この
場合、メモリアドレスライン１１９上の情報、即
ちａ×216＋ｂ＋（IX）で示される24ビツトのアド
レスがマルチプレクサ１２０を介してメモリアド
レスライン１２２上に導かれる。そして、このア
ドレスにより図形メモリ１１４がアドレツシング
される。なお、UNIXメモリ１１３、図形メモリ
１１４のメモリ選択はＸビツトに基づいて行なわ
れる。即ち、Ｘ＝“１”のときUNIXメモリ１１
３が選択され、この例のようにＸ＝“０”のとき
図形メモリ１１４が選択される。
このように、この実施例によれば、α型命令を
用いることにより、UNIXメモリ１１３に格納さ
れているプログラムから（16MBの物理アドレス
空間を有する）図形メモリ１１４をセグメント／
ページ処理なしにアクセスできる。即ち、この実
施例によれば、16ビツトマイクロプロセツサシス
テムでありながら、64KBを越える大きな連続デ
ータ領域を、セグメント／ページの切り替えなし
にアクセスできる。しかも、この実施例によれ
ば、前述したようにセグメント／ページ処理の適
用を受けるUNIXメモリ１１３へのアクセスも可
能であり、UNIX等のソフトウエア財産を活用で
きる。
用いることにより、UNIXメモリ１１３に格納さ
れているプログラムから（16MBの物理アドレス
空間を有する）図形メモリ１１４をセグメント／
ページ処理なしにアクセスできる。即ち、この実
施例によれば、16ビツトマイクロプロセツサシス
テムでありながら、64KBを越える大きな連続デ
ータ領域を、セグメント／ページの切り替えなし
にアクセスできる。しかも、この実施例によれ
ば、前述したようにセグメント／ページ処理の適
用を受けるUNIXメモリ１１３へのアクセスも可
能であり、UNIX等のソフトウエア財産を活用で
きる。
ここで、α型命令によるデータ転送について簡
単に説明する。α型命令（第１０図参照）は命令
フイールドOPの内容によりα1型命令とα2型命令
に大別される。α1型命令は、デイテイネーシヨン
レジスタ指定フイールドGRで示されるレジスタ
（GR0〜15レジスタ３１２の一部が割当てられる）
と図形メモリ１１４との間のデータ転送を指定す
る命令である。これに対しα2型命令は、GRで示
されるレジスタの内容によつて指定されるUNIX
メモリ１１３と図形メモリ１１４との間のデータ
転送を指定する命令である。α1型命令として、
MUGR（Move UNIX memory to Graphic
memory）命令およびMGUR（Move Graphic
memory to UNIX memory）命令が用意されて
いる。また、α2型命令として、MUGN（Move
ｎ−bytes UNIX memory to Graphic
memory）命令およびMGUN（Move ｎ−bytes
Graphic memory to UNIX memory）命令が
用意されている。これらの命令で指定されるデー
タ転送の内容は以下の通りである。
単に説明する。α型命令（第１０図参照）は命令
フイールドOPの内容によりα1型命令とα2型命令
に大別される。α1型命令は、デイテイネーシヨン
レジスタ指定フイールドGRで示されるレジスタ
（GR0〜15レジスタ３１２の一部が割当てられる）
と図形メモリ１１４との間のデータ転送を指定す
る命令である。これに対しα2型命令は、GRで示
されるレジスタの内容によつて指定されるUNIX
メモリ１１３と図形メモリ１１４との間のデータ
転送を指定する命令である。α1型命令として、
MUGR（Move UNIX memory to Graphic
memory）命令およびMGUR（Move Graphic
memory to UNIX memory）命令が用意されて
いる。また、α2型命令として、MUGN（Move
ｎ−bytes UNIX memory to Graphic
memory）命令およびMGUN（Move ｎ−bytes
Graphic memory to UNIX memory）命令が
用意されている。これらの命令で指定されるデー
タ転送の内容は以下の通りである。
(1) MUGR 命令
（GR）→Ｍ（ａ×216＋ｂ＋（IX））
GRで指定されたレジスタの内容の下位８ビ
ツトを図形メモリ１１４のａ×216＋ｂ＋（IX）
番地に転送する命令である。
ツトを図形メモリ１１４のａ×216＋ｂ＋（IX）
番地に転送する命令である。
(2) MGUR命令
Ｍ（ａ×216＋ｂ＋（IX））→GR
図形メモリ１１４のａ×216＋ｂ＋（IX）番地
の８ビツトをGRで指定されたレジスタの下位
８ビツトの領域に転送する命令である。なお、
当該レジスタの上位８ビツトの領域はクリアさ
れる。
の８ビツトをGRで指定されたレジスタの下位
８ビツトの領域に転送する命令である。なお、
当該レジスタの上位８ビツトの領域はクリアさ
れる。
(3) MUGN命令
Ｍ（GR）、Ｍ（GR＋１）、…Ｍ（GR＋ｎ−１）
→Ｍ（ａ×216＋ｂ＋（IX））、
Ｍ（ａ×216＋ｂ＋（IX）＋１）、
…Ｍ（ａ×216＋ｂ＋（IX）＋ｎ−１）
GRで指定されたレジスタに記憶されている
（UNIXメモリ１１３に対する）アドレス（セ
グメント修飾を必要とする論理アドレス）から
始まるUNIXメモリ１１３内のｎバイト分のデ
ータを、図形メモリ１１４のａ×216＋ｂ＋
（IX）番地から始まるｎバイト分の領域に転送
する命令である。
（UNIXメモリ１１３に対する）アドレス（セ
グメント修飾を必要とする論理アドレス）から
始まるUNIXメモリ１１３内のｎバイト分のデ
ータを、図形メモリ１１４のａ×216＋ｂ＋
（IX）番地から始まるｎバイト分の領域に転送
する命令である。
(4) MGUN命令
Ｍ（ａ×216＋ｂ＋（IX）、
Ｍ（ａ×216＋ｂ＋（IX）＋１）、
…Ｍ（ａ×216＋ｂ＋（IX）＋ｎ−１）
→Ｍ（GR）、Ｍ（GR＋１）、…Ｍ（GR＋ｎ−
１） 上記MUGN命令の場合と、セグメント転送
元およびデータ転送先が逆となつている。
１） 上記MUGN命令の場合と、セグメント転送
元およびデータ転送先が逆となつている。
なお、この実施例では、GRで指定されたレジ
スタの内容が示す、UNIXメモリ１１３内の
CCB（Channel Control Block）を用いて、ハー
ドデイスクより図形メモリ１１４へ図形データを
DMA（Direct Memory Access）転送する命令
も用意されている。
スタの内容が示す、UNIXメモリ１１３内の
CCB（Channel Control Block）を用いて、ハー
ドデイスクより図形メモリ１１４へ図形データを
DMA（Direct Memory Access）転送する命令
も用意されている。
ところで、図形メモリ１１４は、マルチプレク
サ１２０（更にはマルチプレクサ１２５）の切り
替えにより、図形表示回路１１５からもアクセス
される。この図形表示回路１１５からの図形メモ
リ１１４のアクセスは、μP１０１からのアクセ
スと時分割で行なわれる。
サ１２０（更にはマルチプレクサ１２５）の切り
替えにより、図形表示回路１１５からもアクセス
される。この図形表示回路１１５からの図形メモ
リ１１４のアクセスは、μP１０１からのアクセ
スと時分割で行なわれる。
なお、前記実施例では、MMU１１２が独立の
メモリであるUNIXメモリ１１３および図形メモ
リ１１４で構成されるものとしたが、これに限る
ものではない。例えば、MMU１１２を16MBの
メモリ領域を有するメモリ構成とし、最初の
1MBをUNIX領域、残りの15MBを図形データ領
域とすることも可能である。この場合、メモリア
ドレスラインが共通となるため、Ｘビツトの論理
値に応じUNIX領域用アドレスまたは図形データ
領域用アドレスのいずれか一方を選択する選択手
段が必要となる。また、UNIX領域用アドレスを
選択する際には、前述したセグメント／ページ変
換テーブル２０６の出力データとメモリアクセス
情報の下位10ビツトとの連結情報（20ビツト）の
上位にオール“０”の４ビツトデータ“0000”を
連結する必要がある。また、図形データ領域用ア
ドレスがUNIX領域を指定しないように、α型命
令の上位オペランドアドレスフイールドａの内容
を設定しておく必要がある。勿論、アドレス計算
（インデツクス修飾）時にａの内容に対してデー
タ操作（例えばａ＋16）を施すようにしてもよ
い。
メモリであるUNIXメモリ１１３および図形メモ
リ１１４で構成されるものとしたが、これに限る
ものではない。例えば、MMU１１２を16MBの
メモリ領域を有するメモリ構成とし、最初の
1MBをUNIX領域、残りの15MBを図形データ領
域とすることも可能である。この場合、メモリア
ドレスラインが共通となるため、Ｘビツトの論理
値に応じUNIX領域用アドレスまたは図形データ
領域用アドレスのいずれか一方を選択する選択手
段が必要となる。また、UNIX領域用アドレスを
選択する際には、前述したセグメント／ページ変
換テーブル２０６の出力データとメモリアクセス
情報の下位10ビツトとの連結情報（20ビツト）の
上位にオール“０”の４ビツトデータ“0000”を
連結する必要がある。また、図形データ領域用ア
ドレスがUNIX領域を指定しないように、α型命
令の上位オペランドアドレスフイールドａの内容
を設定しておく必要がある。勿論、アドレス計算
（インデツクス修飾）時にａの内容に対してデー
タ操作（例えばａ＋16）を施すようにしてもよ
い。
以上詳述したようにこの発明によれば、16ビツ
トマイクロプロセツサを用いながら、64KBを越
える大きな連続データ領域をセグメントやページ
の切り替えなしでアクセスできる。しかもこの発
明によれば、、セグメント／ページ処理を適用す
るUNIXなど既存のプログラムを搭載できる。
トマイクロプロセツサを用いながら、64KBを越
える大きな連続データ領域をセグメントやページ
の切り替えなしでアクセスできる。しかもこの発
明によれば、、セグメント／ページ処理を適用す
るUNIXなど既存のプログラムを搭載できる。
第１図はこの発明の一実施例に係るマイクロプ
ロセツサシステムの概略構成を示すブロツク図、
第２図は第１図に示すアドレス変換装置の具体的
構成を示すブロツク図、第３図は第２図に示すラ
ツチレジスタにラツチされるメモリアクセス情報
の基本フオーマツトを示す図、第４図はUNIXの
データ構造を説明する図、第５図は第２図に示す
セグメント／ページ変換テーブルとUNIXの命令
部、データ部との対応を説明する図、第６図は第
１図に示すマイクロプロセツサ（μP）の内部構
成を示すブロツク図、第７図はこの発明で適用さ
れるβ型命令のフオーマツトの一例を示す図、第
８図は実行中の命令がβ型命令である場合に、オ
ペランドフエツチに際し第２図に示すラツチレジ
スタにラツチされるメモリアクセス情報の内容を
示す図、第９図は命令フエツチに際し上記ラツチ
レジスタにラツチされるメモリアクセス情報の内
容を示す図、第１０図はこの発明で適用されるα
型命令のフオーマツトの一例を示す図、第１１図
は実行中の命令がα型命令である場合に、オペラ
ンドフエツチに際し上記ラツチレジスタにラツチ
されるメモリアクセス情報の内容を示す図であ
る。 １０１…マイクロプロセツサ（μP）、１０４…
制御記憶（Ｃ−ROM）、１０７…コモンバス
（Ｃ−BUS）、１１２…主記憶装置（MMU）、１
１３…UNIXメモリ、１１４…図形メモリ、１１
７…アドレス変換装置、２０１…ラツチレジス
タ、２０６…セグメント／ページ変換テーブル、
３０６…MARレジスタ、３０７1…SGAレジス
タ、３０７2…SGBレジスタ、３０９…ALOCカ
ウンタ、３２０…ALU、３２３…DECODE＆
CONT、３２６…MCSレジスタ。
ロセツサシステムの概略構成を示すブロツク図、
第２図は第１図に示すアドレス変換装置の具体的
構成を示すブロツク図、第３図は第２図に示すラ
ツチレジスタにラツチされるメモリアクセス情報
の基本フオーマツトを示す図、第４図はUNIXの
データ構造を説明する図、第５図は第２図に示す
セグメント／ページ変換テーブルとUNIXの命令
部、データ部との対応を説明する図、第６図は第
１図に示すマイクロプロセツサ（μP）の内部構
成を示すブロツク図、第７図はこの発明で適用さ
れるβ型命令のフオーマツトの一例を示す図、第
８図は実行中の命令がβ型命令である場合に、オ
ペランドフエツチに際し第２図に示すラツチレジ
スタにラツチされるメモリアクセス情報の内容を
示す図、第９図は命令フエツチに際し上記ラツチ
レジスタにラツチされるメモリアクセス情報の内
容を示す図、第１０図はこの発明で適用されるα
型命令のフオーマツトの一例を示す図、第１１図
は実行中の命令がα型命令である場合に、オペラ
ンドフエツチに際し上記ラツチレジスタにラツチ
されるメモリアクセス情報の内容を示す図であ
る。 １０１…マイクロプロセツサ（μP）、１０４…
制御記憶（Ｃ−ROM）、１０７…コモンバス
（Ｃ−BUS）、１１２…主記憶装置（MMU）、１
１３…UNIXメモリ、１１４…図形メモリ、１１
７…アドレス変換装置、２０１…ラツチレジス
タ、２０６…セグメント／ページ変換テーブル、
３０６…MARレジスタ、３０７1…SGAレジス
タ、３０７2…SGBレジスタ、３０９…ALOCカ
ウンタ、３２０…ALU、３２３…DECODE＆
CONT、３２６…MCSレジスタ。
Claims (1)
- 【特許請求の範囲】 １ メモリ制御系情報が設定されるステータスフ
イールド、セグメント情報が設定されるセグメン
トフイールド、および実効アドレスが設定される
アドレスフイールドからなるメモリアクセス情報
を適用するマイクロプロセツサシステムにおい
て、 基本メモリと、 この基本メモリの延長上にアドレス空間を持ち
同基本メモリより大容量の図形メモリと、 上記ステータスフイールドの特定ビツトに上記
図形メモリのアクセスを指定する情報が設定され
たとき、上記セグメントフイールドに上記セグメ
ント情報に代えてｎビツトの実効アドレスの上位
ビツトが設定され、かつ上記アドレスフイールド
に残りのビツトが設定された上記メモリアクセス
情報を生成して外部に出力するメモリアクセス情
報出力手段を備えたマイクロプロセツサと、 このマイクロプロセツサから出力される上記メ
モリアクセス情報の上記セグメントフイールドの
内容および上記アドレスフイールドの一部の内容
に基づいて索引され、ページデータを出力するセ
グメント／ページ変換テーブルと、 オペランドフエツチサイクルで上記特定ビツト
が有効できないとき、並びに命令フエツチサイク
ルのときは、上記セグメント／ページ変換テーブ
ルの出力と上記アドレスフイールドの残りの内容
とが連結された第１種アドレス情報により上記基
本メモリのアドレス空間をアドレス指定する第１
のアドレス指定手段と、 オペランドフエツチサイクルで上記特定ビツト
が有効であるときは上記セグメントフイールドと
アドレスフイールドの各内容が連結された第２種
アドレス情報により上記図形メモリのアドレス空
間をアドレス指定する第２のアドレス指定手段
と、 を具備することを特徴とするマイクロプロセツサ
システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159285A JPS6051957A (ja) | 1983-08-31 | 1983-08-31 | マイクロプロセツサシステム |
| US06/643,386 US4691282A (en) | 1983-08-31 | 1984-08-23 | 16-bit microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159285A JPS6051957A (ja) | 1983-08-31 | 1983-08-31 | マイクロプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051957A JPS6051957A (ja) | 1985-03-23 |
| JPH027097B2 true JPH027097B2 (ja) | 1990-02-15 |
Family
ID=15690451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159285A Granted JPS6051957A (ja) | 1983-08-31 | 1983-08-31 | マイクロプロセツサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4691282A (ja) |
| JP (1) | JPS6051957A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972338A (en) * | 1985-06-13 | 1990-11-20 | Intel Corporation | Memory management for microprocessor system |
| JPS623353A (ja) * | 1985-06-28 | 1987-01-09 | Toshiba Corp | アドレス空間拡張装置 |
| US5053989A (en) * | 1986-08-27 | 1991-10-01 | Minolta Camera Kabushiki Kaisha | Digital image processing apparatus having a microprogram controller for reading microinstructions during a vacant period of the image processing circuit |
| US5450552A (en) * | 1987-08-17 | 1995-09-12 | Nec Corporation | Expanded address bus system for providing address signals to expanding devices |
| JPH0195347A (ja) * | 1987-10-08 | 1989-04-13 | Nec Corp | アドレス変換方式 |
| US5043886A (en) * | 1988-09-16 | 1991-08-27 | Digital Equipment Corporation | Load/store with write-intent for write-back caches |
| US5214767A (en) * | 1989-02-07 | 1993-05-25 | Compaq Computer Corp. | Full address and odd boundary direct memory access controller which determines address size by counting the input address bytes |
| US5249280A (en) * | 1990-07-05 | 1993-09-28 | Motorola, Inc. | Microcomputer having a memory bank switching apparatus for accessing a selected memory bank in an external memory |
| US6636963B1 (en) * | 1999-12-30 | 2003-10-21 | Cardiac Pacemakers, Inc. | Quick starting for microprocessor-based system by retrieving a target state memory image and a target state data structure from an image storage medium |
| US7529921B2 (en) * | 2004-12-17 | 2009-05-05 | Cardiac Pacemakers, Inc. | Fast initialization of medical device system having multiple operating systems |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439979B2 (ja) * | 1972-08-01 | 1979-11-30 | ||
| FR2230258A5 (ja) * | 1973-05-16 | 1974-12-13 | Honeywell Bull Soc Ind | |
| FR2253428A5 (ja) * | 1973-11-30 | 1975-06-27 | Honeywell Bull Soc Ind | |
| FR122199A (ja) * | 1973-12-17 | |||
| US4128875A (en) * | 1976-12-16 | 1978-12-05 | Sperry Rand Corporation | Optional virtual memory system |
| JPS5448449A (en) * | 1977-09-26 | 1979-04-17 | Hitachi Ltd | Virtual addressing sustem |
| JPS5545549A (en) * | 1978-09-26 | 1980-03-31 | Nippon Steel Corp | Mold in closed head horizontal type continuous casting machine |
| JPS5555490A (en) * | 1978-10-20 | 1980-04-23 | Hitachi Ltd | Memory control system |
| JPS56153461A (en) * | 1980-04-30 | 1981-11-27 | Toshiba Corp | Information processor |
| JPS57108935A (en) * | 1980-12-25 | 1982-07-07 | Mitsubishi Electric Corp | Program memory control system |
| US4481570A (en) * | 1981-08-07 | 1984-11-06 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Automatic multi-banking of memory for microprocessors |
-
1983
- 1983-08-31 JP JP58159285A patent/JPS6051957A/ja active Granted
-
1984
- 1984-08-23 US US06/643,386 patent/US4691282A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4691282A (en) | 1987-09-01 |
| JPS6051957A (ja) | 1985-03-23 |
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