JPH01256155A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01256155A JPH01256155A JP63084590A JP8459088A JPH01256155A JP H01256155 A JPH01256155 A JP H01256155A JP 63084590 A JP63084590 A JP 63084590A JP 8459088 A JP8459088 A JP 8459088A JP H01256155 A JPH01256155 A JP H01256155A
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- Japan
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- semiconductor substrate
- semiconductor
- oxidation
- etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、素子分離領域とこの素子分離領域に接してい
る素子形成領域とを有する半導体装置の製造方法に関す
るものである。
る素子形成領域とを有する半導体装置の製造方法に関す
るものである。
本発明は、上記の様な半導体装置の製造方法において、
半導体基体の素子形成領域に対応させた第１の耐酸化膜
と半導体基体との間に酸化膜を存在させ、且つ、第１の
耐酸化膜の側壁部に残した第２の耐酸化膜と半導体基体
との間に酸化膜と半導体層とを積層させることによって
、高品質且つ高集積度の半導体装置を製造することがで
きる様にしたものである。
半導体基体の素子形成領域に対応させた第１の耐酸化膜
と半導体基体との間に酸化膜を存在させ、且つ、第１の
耐酸化膜の側壁部に残した第２の耐酸化膜と半導体基体
との間に酸化膜と半導体層とを積層させることによって
、高品質且つ高集積度の半導体装置を製造することがで
きる様にしたものである。
半導体装置の製造に際しては素子分離領域と素子形成領
域とを半導体基体に形成する必要があるが、この形成は
一般に半導体基体の選択酸化によって行われている。
域とを半導体基体に形成する必要があるが、この形成は
一般に半導体基体の選択酸化によって行われている。
選択酸化による酸化膜のバーズビークが小さければ高集
積度の半導体装置を製造することができるので、そのた
めの一つの方法として、オフセットＬＯＧＯ３（Ｏ３Ｅ
Ｌ○）法がＥｘｔｅｎｄ Ａｂｓｔｒａｃｔｏｆ ｔｈ
ｅ １７ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌｉ
ｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓａｎｄ Ｍａｔｅｒｉ
ａｌｓ、Ｔｏｋｙｏ、１９８５．ｐｐ、３３７−３４０
において提案されている。
積度の半導体装置を製造することができるので、そのた
めの一つの方法として、オフセットＬＯＧＯ３（Ｏ３Ｅ
Ｌ○）法がＥｘｔｅｎｄ Ａｂｓｔｒａｃｔｏｆ ｔｈ
ｅ １７ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌｉ
ｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓａｎｄ Ｍａｔｅｒｉ
ａｌｓ、Ｔｏｋｙｏ、１９８５．ｐｐ、３３７−３４０
において提案されている。
第３図は、この０３ＥＬＯ法の概略を示している。即ち
、第３Ａ図に示す様に、Ｓｉ基体１１のうちで素子形成
領域とすべき部分に、パッド用の５ｉ０２膜１２と第１
の耐酸化膜である５ｉＪａ膜１３とをまず選択的に形成
する。
、第３Ａ図に示す様に、Ｓｉ基体１１のうちで素子形成
領域とすべき部分に、パッド用の５ｉ０２膜１２と第１
の耐酸化膜である５ｉＪａ膜１３とをまず選択的に形成
する。
そして更に、５ｉｏ２１１り１２とＳｉ３Ｎ４膜１３と
の側壁に、第２の耐酸化膜である断面鉤形の５ｉＪ４膜
１４を形成する。
の側壁に、第２の耐酸化膜である断面鉤形の５ｉＪ４膜
１４を形成する。
この状態でＳｉ基体１１を酸化すれば、Ｓｉ３Ｎ、膜１
４の存在によって、第３Ｂ図に示す様に、ＬＯＣＯＳ酸
化膜である５ｉｎ２膜１５のバーズビーク１５ａが小さ
い。
４の存在によって、第３Ｂ図に示す様に、ＬＯＣＯＳ酸
化膜である５ｉｎ２膜１５のバーズビーク１５ａが小さ
い。
ところが上述の０５ＥＬＯ法では、Ｓｉ、Ｎ、膜１４が
Ｓｉ基体ｌｌ上に直接に形成されているために、バーズ
ビーク１５ａが小さい代わりに、このバーズビーク１５
ａの近傍つまり素子形成領域と素子分離領域との境界近
傍において、潜在応力が蓄積されたり結晶欠陥が発生し
たりする。
Ｓｉ基体ｌｌ上に直接に形成されているために、バーズ
ビーク１５ａが小さい代わりに、このバーズビーク１５
ａの近傍つまり素子形成領域と素子分離領域との境界近
傍において、潜在応力が蓄積されたり結晶欠陥が発生し
たりする。
この結果、半導体装置の完成後にＰＮ接合でリーク電流
が増大したりして、高品質の半導体装置を製造すること
ができない。
が増大したりして、高品質の半導体装置を製造すること
ができない。
本発明による半導体装置の製造方法は、半導体基体１１
の表面に酸化膜１２を形成する工程と、前記酸化膜１２
上のうちで素子形成領域に対応する部分に少な（とも第
１の耐酸化膜１３を選択的に形成する工程と、前記第１
の耐酸化膜１３の側部に形成した半導体層１６．２６を
覆う様に第２の耐酸化膜１４とエツチングマスク層２２
とを順次に積層させる工程と、前記エツチングマスク層
２２を異方性エツチングして、前記第１の耐酸化膜１３
の側壁に対応する部分に前記エツチングマスク層２２ａ
を残す工程と、この残したエツチングマスク層２２ａを
マスクにして少なくとも前記第２の耐酸化膜１４をエツ
チングする工程と、前記第１の耐酸化膜１３と前記エツ
チングで残した前記第２の耐酸化膜１４とをマスクにし
て前記半導体基体１１を選択的に酸化して素子分離領域
を形成する工程とを夫々具備している。
の表面に酸化膜１２を形成する工程と、前記酸化膜１２
上のうちで素子形成領域に対応する部分に少な（とも第
１の耐酸化膜１３を選択的に形成する工程と、前記第１
の耐酸化膜１３の側部に形成した半導体層１６．２６を
覆う様に第２の耐酸化膜１４とエツチングマスク層２２
とを順次に積層させる工程と、前記エツチングマスク層
２２を異方性エツチングして、前記第１の耐酸化膜１３
の側壁に対応する部分に前記エツチングマスク層２２ａ
を残す工程と、この残したエツチングマスク層２２ａを
マスクにして少なくとも前記第２の耐酸化膜１４をエツ
チングする工程と、前記第１の耐酸化膜１３と前記エツ
チングで残した前記第２の耐酸化膜１４とをマスクにし
て前記半導体基体１１を選択的に酸化して素子分離領域
を形成する工程とを夫々具備している。
本発明による半導体装置の製造方法では、半導体基体１
１の素子形成領域に対応させた第１の耐酸化膜１３と半
導体基体１１との間に酸化膜１２を存在させているので
、素子形成領域における潜在応力の蓄積や結晶欠陥の発
生等が抑制される。
１の素子形成領域に対応させた第１の耐酸化膜１３と半
導体基体１１との間に酸化膜１２を存在させているので
、素子形成領域における潜在応力の蓄積や結晶欠陥の発
生等が抑制される。
しかも、第１の耐酸化膜１３の側壁部に残した第２の耐
酸化膜１４と半導体基体１１との間に酸化膜１２と半導
体層１６．２６とを積層させているので、素子形成領域
と素子分離領域との境界近傍における潜在応力の蓄積や
結晶欠陥の発生等が特に抑制される。
酸化膜１４と半導体基体１１との間に酸化膜１２と半導
体層１６．２６とを積層させているので、素子形成領域
と素子分離領域との境界近傍における潜在応力の蓄積や
結晶欠陥の発生等が特に抑制される。
また、第１の耐酸化膜１３の側壁部に残した第２の耐酸
化膜１４と半導体基体１１との間に酸化膜１２と半導体
層１６．２６とを積層させているが、酸素の拡散係数は
酸化膜１２中よりも半導体層１６．２６中の方が小さい
ので、素子分離領域のバーズビーク１５ａが小さい。
化膜１４と半導体基体１１との間に酸化膜１２と半導体
層１６．２６とを積層させているが、酸素の拡散係数は
酸化膜１２中よりも半導体層１６．２６中の方が小さい
ので、素子分離領域のバーズビーク１５ａが小さい。
以下、ＭＯＳトランジスタの製造に適用した本発明の第
１及び第２実施例を、第１図及び第２図を参照しながら
説明する。
１及び第２実施例を、第１図及び第２図を参照しながら
説明する。
第１図が、第１実施例を示している。この第１実施例で
は、第１Ａ図に示す様に、Ｓｉ基体１１の表面に厚さ５
０人程度の５ｉＯｚ膜１２を熱酸化によってまず形成す
る。
は、第１Ａ図に示す様に、Ｓｉ基体１１の表面に厚さ５
０人程度の５ｉＯｚ膜１２を熱酸化によってまず形成す
る。
そして、厚さ５５０人程程度多結晶Ｓｉ膜１６と、７厚
さ１５００人程度程度ｉ３Ｎ４膜１３と、厚さ２３００
人程度程度ｉｎｇ膜１７とを、夫々ＣＶＤによってＳｉ
Ｏ２膜１２上に順次に積層させる。なおＳｉＯ□膜１７
は、ＳｉＯ２膜２２膜壁２２２ａ （第１Ｄ図）を形成
するために５ｉＪ４膜１３等の段差を大きくするための
ものであるので、必須ではない。
さ１５００人程度程度ｉ３Ｎ４膜１３と、厚さ２３００
人程度程度ｉｎｇ膜１７とを、夫々ＣＶＤによってＳｉ
Ｏ２膜１２上に順次に積層させる。なおＳｉＯ□膜１７
は、ＳｉＯ２膜２２膜壁２２２ａ （第１Ｄ図）を形成
するために５ｉＪ４膜１３等の段差を大きくするための
ものであるので、必須ではない。
その後、５ｉＯｚ膜１７上にレジスト膜２１を塗布し、
このレジスト膜２１を素子形成領域のパターンにパター
ニングする。
このレジスト膜２１を素子形成領域のパターンにパター
ニングする。
次に、第１Ｂ図に示す様に、レジスト膜２１をマスクに
して、５ｉＯｚ膜１７ 、ＳｉＪ、膜１３及び多結晶Ｓ
ｉ膜１６に対して、順次にＲＩＥを行う。但し多結晶Ｓ
ｉ膜１６に対しては、２００Å以上の厚さが残る様にＲ
ＩＢを行う。これらのＲＩＥが終了すれば、レジスト膜
２１を除去する。
して、５ｉＯｚ膜１７ 、ＳｉＪ、膜１３及び多結晶Ｓ
ｉ膜１６に対して、順次にＲＩＥを行う。但し多結晶Ｓ
ｉ膜１６に対しては、２００Å以上の厚さが残る様にＲ
ＩＢを行う。これらのＲＩＥが終了すれば、レジスト膜
２１を除去する。
次に、第ｉｃ図に示す様に、厚さ５００人程程度Ｓｉ３
Ｎ４膜１４と、厚さ３０００人程度程度ｉＯ□膜２２膜
壁２夫々ＣＶＤによって順次に積層させる。
Ｎ４膜１４と、厚さ３０００人程度程度ｉＯ□膜２２膜
壁２夫々ＣＶＤによって順次に積層させる。
次に、５ｉｏｚｌ々２２の全面をＲＩＥによって異方的
にエッチハックすることによって、第１Ｄ図に示す様に
、Ｓｉ３Ｎ４膜１３やＳｉＯ□膜１７の側壁部に、Ｓｉ
Ｏ□膜２２膜壁２２２ａを形成する。
にエッチハックすることによって、第１Ｄ図に示す様に
、Ｓｉ３Ｎ４膜１３やＳｉＯ□膜１７の側壁部に、Ｓｉ
Ｏ□膜２２膜壁２２２ａを形成する。
その後、壁部２２ａをマスクにしてＳｉ：＋Ｎｎ膜Ｉ４
をエツチングする。この結果、５ｉｚＮｎ膜１４は５ｉ
ｘＪ膜１３やＳｉｎ、膜１７の側壁部にのみ断面鉤形の
形状で残る。
をエツチングする。この結果、５ｉｚＮｎ膜１４は５ｉ
ｘＪ膜１３やＳｉｎ、膜１７の側壁部にのみ断面鉤形の
形状で残る。
その後、壁部２２ａをマスクにして更に多結晶Ｓｉ膜１
６をエツチングするが、このエツチングは、第１Ｄ図に
示す様に露出している多結晶Ｓｉ膜１６の総てを除去し
てもよいし、露出している多結晶５ｉｌｌＷ １６を２
００人程程度での範囲内で残してもよい。
６をエツチングするが、このエツチングは、第１Ｄ図に
示す様に露出している多結晶Ｓｉ膜１６の総てを除去し
てもよいし、露出している多結晶５ｉｌｌＷ １６を２
００人程程度での範囲内で残してもよい。
次に、第１Ｅ図に示す様に、露出しているＳｉＯ□膜１
７．２２．１２をエツチングによって除去し、この状態
で、チャネルストップ用の不純物であるＢ゛ ２３を３
ＱＫｅＶ程度のエネルギでイオン注入する。
７．２２．１２をエツチングによって除去し、この状態
で、チャネルストップ用の不純物であるＢ゛ ２３を３
ＱＫｅＶ程度のエネルギでイオン注入する。
なおり２３のイオン注入は、第１Ｄ図の状態で行っても
よい。この場合は、壁部２２ａの厚さ程度だけ素子形成
領域からイオン注入領域がオフセットされ、狭チャネル
効果が抑制される。従って、イオン注入を第１Ｅ図の状
態で行うか第１Ｄ図の状態で行うかによって、素子形成
領域からのイオン注入領域のオフセット量を調整するこ
とができる。
よい。この場合は、壁部２２ａの厚さ程度だけ素子形成
領域からイオン注入領域がオフセットされ、狭チャネル
効果が抑制される。従って、イオン注入を第１Ｅ図の状
態で行うか第１Ｄ図の状態で行うかによって、素子形成
領域からのイオン注入領域のオフセット量を調整するこ
とができる。
次に、第１Ｅ図の状態でＳｉ基体１１を熱酸化すること
によって、第１Ｆ図に示す様に、厚さ６０００人程度程
度ｉＯ□膜１５全１５分離領域に形成する。なおＳｉｎ
、膜１５下には、Ｂ＋ ２３によるチャネルストッパ２
４が形成される。
によって、第１Ｆ図に示す様に、厚さ６０００人程度程
度ｉＯ□膜１５全１５分離領域に形成する。なおＳｉｎ
、膜１５下には、Ｂ＋ ２３によるチャネルストッパ２
４が形成される。
その後、Ｓｉ：＋Ｎ、膜１３．１４を除去し、更にＫＯ
Ｈによるウェットエツチングによって多結晶Ｓｉ膜１６
を除去する。なお、多結晶Ｓｉ膜１６の除去に際してド
ライエツチングを用いると、５ｉＯｚ膜１２が薄いため
にＳｉ基体１１までもがエツチングされるので、好まし
くない。
Ｈによるウェットエツチングによって多結晶Ｓｉ膜１６
を除去する。なお、多結晶Ｓｉ膜１６の除去に際してド
ライエツチングを用いると、５ｉＯｚ膜１２が薄いため
にＳｉ基体１１までもがエツチングされるので、好まし
くない。
以後はＭＯ３Ｉ−ランジスタの通常の製造工程を実行し
て、第１Ｇ図に示す様に、ゲート電極となる多結晶Ｓ＋
膜２５等を形成する。
て、第１Ｇ図に示す様に、ゲート電極となる多結晶Ｓ＋
膜２５等を形成する。
第２図は第２実施例を示しているが、第１実施例と同一
の構成部分には同一の符号を付しである。
の構成部分には同一の符号を付しである。
この第２実施例では、第１実施例と異なり多結晶Ｓｉ膜
１６を形成せず、第２Ａ図に示す様に、ＳｉＯ□膜１２
上に５ｉＪ４膜１３を直接に形成し、このＳｉ３Ｎ４膜
１３を素子形成領域のパターンにバターニングする。
１６を形成せず、第２Ａ図に示す様に、ＳｉＯ□膜１２
上に５ｉＪ４膜１３を直接に形成し、このＳｉ３Ｎ４膜
１３を素子形成領域のパターンにバターニングする。
次に、第２Ｂ図に示す様に、多結晶Ｓｉ膜２６と５ｉＪ
ｎ膜１４とＳｉＯ，膜２２とを、夫々ＣＶＤによって順
次に積層させる。
ｎ膜１４とＳｉＯ，膜２２とを、夫々ＣＶＤによって順
次に積層させる。
次に、５ｉＯｚ膜２２の全面をＲＩＥによって異方的に
エッチバックすることによって、第２Ｃ図に示す（茗に
、Ｓ：３Ｎａ膜１３の側壁部に、ＳｉＯ□膜２２膜壁２
２２ａを形成する。
エッチバックすることによって、第２Ｃ図に示す（茗に
、Ｓ：３Ｎａ膜１３の側壁部に、ＳｉＯ□膜２２膜壁２
２２ａを形成する。
次に、壁部２２ａをマスクにして５ｉ３Ｎｎ膜１４を工
、チングすることによって、第２Ｄ図に示す様に、５ｉ
Ｊ４ｎ＠１３の側壁部にのみ断面鉤形のＳｉ３Ｎ４膜１
４を残す。
、チングすることによって、第２Ｄ図に示す様に、５ｉ
Ｊ４ｎ＠１３の側壁部にのみ断面鉤形のＳｉ３Ｎ４膜１
４を残す。
次に、第２Ｅ図に示す様に壁部２２ａを除去し、この第
２Ｅ図の状態でＳｉ基体１１を熱酸化することによって
、第２Ｆ図に示す様に５ｉＯｚ膜１５．２７を形成する
。
２Ｅ図の状態でＳｉ基体１１を熱酸化することによって
、第２Ｆ図に示す様に５ｉＯｚ膜１５．２７を形成する
。
その後、ＳｉＯ□膜２７全２７し、更にＭＯＳ）ランジ
スタの通常の製造工程を実行する。なおこの第２実施例
でも、第１実施例と同様な段階でＢ゛２３のイオン注入
を行う。
スタの通常の製造工程を実行する。なおこの第２実施例
でも、第１実施例と同様な段階でＢ゛２３のイオン注入
を行う。
この様な第２実施例では、ＳｉＯ２膜１２と５ｉＪｎ膜
１３との間に第１実施例の様に多結晶Ｓｉ膜１６が存在
しておらず、Ｓｉ３Ｎ４とＳｉとはエツチング時の選択
比が大きいので、５ｉｉＮａ膜１３のエツチング時にＳ
ｉ基板１１もエツチングされることはない。
１３との間に第１実施例の様に多結晶Ｓｉ膜１６が存在
しておらず、Ｓｉ３Ｎ４とＳｉとはエツチング時の選択
比が大きいので、５ｉｉＮａ膜１３のエツチング時にＳ
ｉ基板１１もエツチングされることはない。
しかも、多結晶５ｉｌＥｔ１６のエツチング時のＫＯＨ
を使用する必要がないので、ＫによるＳｉ基板１１等の
汚染もない。
を使用する必要がないので、ＫによるＳｉ基板１１等の
汚染もない。
本発明による半導体装置の製造方法では、半纏体基体の
素子形成領域のみならず素子形成領域と素子分″ＪＡｔ
領域との境界近傍においても潜在応力の蓄積や結晶欠
陥の発生等が抑制されるので、高品質の半導体装置を製
造することができる。
素子形成領域のみならず素子形成領域と素子分″ＪＡｔ
領域との境界近傍においても潜在応力の蓄積や結晶欠
陥の発生等が抑制されるので、高品質の半導体装置を製
造することができる。
また、素子分離領域のバーズビークが小さいので 高集
積度の半導体装置を製造することができる。
積度の半導体装置を製造することができる。
第１図及び第２図は本発明の夫々第１及び第２実施例を
順次に示す側断面図である。 第３図は本発明の一従来例の概略を順次に示ず側断面図
である。 なお図面に用いた符号において、 １１−・−・・−−−一−−・−・−Ｓｉ基体１２−−
−−・−・−・・・・・−５ｉＯ□膜１３−・・−−−
一−−・・−・−一−−５ｉ ３ Ｎ ｓ膜１４−・−
−−−−−−−−−−−・−５ｉ３Ｎ４膜１５ａ・・・
・−・−−−−−−−−−バーズビーク１６−−−−−
・−・・−・−・−・・−多結晶Ｓｉ膜２２−・・−・
−−一−−−−・・−・・ＳｉＯ２膜２２ａ−・〜−−
−−−−−−−−−・壁部２６−−−・・・−・・−・
−・−多結晶Ｓｉ膜である。
順次に示す側断面図である。 第３図は本発明の一従来例の概略を順次に示ず側断面図
である。 なお図面に用いた符号において、 １１−・−・・−−−一−−・−・−Ｓｉ基体１２−−
−−・−・−・・・・・−５ｉＯ□膜１３−・・−−−
一−−・・−・−一−−５ｉ ３ Ｎ ｓ膜１４−・−
−−−−−−−−−−−・−５ｉ３Ｎ４膜１５ａ・・・
・−・−−−−−−−−−バーズビーク１６−−−−−
・−・・−・−・−・・−多結晶Ｓｉ膜２２−・・−・
−−一−−−−・・−・・ＳｉＯ２膜２２ａ−・〜−−
−−−−−−−−−・壁部２６−−−・・・−・・−・
−・−多結晶Ｓｉ膜である。
Claims (1)
- 【特許請求の範囲】 素子分離領域とこの素子分離領域に接している素子形
成領域とを有する半導体装置の製造方法において、 半導体基体の表面に酸化膜を形成する工程と、前記酸化
膜上のうちで前記素子形成領域に対応する部分に少なく
とも第１の耐酸化膜を選択的に形成する工程と、 前記第１の耐酸化膜の側部に形成した半導体層を覆う様
に第２の耐酸化膜とエッチングマスク層とを順次に積層
させる工程と、 前記エッチングマスク層を異方性エッチングして、前記
第１の耐酸化膜の側壁に対応する部分に前記エッチング
マスク層を残す工程と、 この残したエッチングマスク層をマスクにして少なくと
も前記第２の耐酸化膜をエッチングする工程と、 前記第１の耐酸化膜と前記エッチングで残した前記第２
の耐酸化膜とをマスクにして前記半導体基体を選択的に
酸化して前記素子分離領域を形成する工程とを夫々具備
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084590A JPH01256155A (ja) | 1988-04-06 | 1988-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084590A JPH01256155A (ja) | 1988-04-06 | 1988-04-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256155A true JPH01256155A (ja) | 1989-10-12 |
Family
ID=13834893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084590A Pending JPH01256155A (ja) | 1988-04-06 | 1988-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01256155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397733A (en) * | 1993-05-21 | 1995-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for the construction of field oxide film in semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850404Y2 (ja) * | 1978-12-14 | 1983-11-17 | 松下電器産業株式会社 | スライドつまみ |
| JPS6382906U (ja) * | 1986-11-19 | 1988-05-31 |
-
1988
- 1988-04-06 JP JP63084590A patent/JPH01256155A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850404Y2 (ja) * | 1978-12-14 | 1983-11-17 | 松下電器産業株式会社 | スライドつまみ |
| JPS6382906U (ja) * | 1986-11-19 | 1988-05-31 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397733A (en) * | 1993-05-21 | 1995-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for the construction of field oxide film in semiconductor device |
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