JPH01258129A - 算術論理演算回路 - Google Patents
算術論理演算回路Info
- Publication number
- JPH01258129A JPH01258129A JP8507688A JP8507688A JPH01258129A JP H01258129 A JPH01258129 A JP H01258129A JP 8507688 A JP8507688 A JP 8507688A JP 8507688 A JP8507688 A JP 8507688A JP H01258129 A JPH01258129 A JP H01258129A
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- JP
- Japan
- Prior art keywords
- decimal
- circuit
- digit
- subtraction
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばマイクロコンピュータの如き電子計算
機における演算回路に関する。
機における演算回路に関する。
従来のマイクロプロセッサにおいて、１０進演算機能を
持った算術論理演算回路には、「電子計算機通論２」（
萩原 宏著 １８１年１０月１０日第１４刷 朝食書店
発行）Ｐ９８〜９９に述べられている１０進演算理論に
基づいた補正回路を組み込み、−度めの２進加減算結果
に対して、２度めの２進加減算において１０進加減算補
正を行なう方法を採っていた。また、扱う２進化１０進
符号（ＢＣＤ）も２桁（８ビット入力データ）であった
。
持った算術論理演算回路には、「電子計算機通論２」（
萩原 宏著 １８１年１０月１０日第１４刷 朝食書店
発行）Ｐ９８〜９９に述べられている１０進演算理論に
基づいた補正回路を組み込み、−度めの２進加減算結果
に対して、２度めの２進加減算において１０進加減算補
正を行なう方法を採っていた。また、扱う２進化１０進
符号（ＢＣＤ）も２桁（８ビット入力データ）であった
。
上記従来例では、まず２進加減算を行なうためにＡＵＬ
を使用し１次に１０進補正するために。
を使用し１次に１０進補正するために。
再びＡＵＬを使用することになる。１回の１０進演算命
令で、２度ＡＵＬを使うことは、入力データ長の増加に
伴ない処理時間が長くなる。
令で、２度ＡＵＬを使うことは、入力データ長の増加に
伴ない処理時間が長くなる。
また、１０進補正値発生回路には、桁上げ（キャリー）
伝播回路が含まれており、入力データ長の増大により１
桁上げ伝播遅延時間も大きくなり１０進補正の為の２進
加減算処理が、大きく遅れることになる。これは、マイ
クロプログラムの実行ステップ数増にもつながり、さら
に１０進演算命令の総処理時間も遅延されることになる
。
伝播回路が含まれており、入力データ長の増大により１
桁上げ伝播遅延時間も大きくなり１０進補正の為の２進
加減算処理が、大きく遅れることになる。これは、マイ
クロプログラムの実行ステップ数増にもつながり、さら
に１０進演算命令の総処理時間も遅延されることになる
。
論理規模の点でも、該桁上げ伝播回路は、ＡＵＬの桁上
げ先見回路（ＣＬＡ）と同等の論理規模を要し、ＶＬＳ
Ｉの面積増につながる。
げ先見回路（ＣＬＡ）と同等の論理規模を要し、ＶＬＳ
Ｉの面積増につながる。
そこで、本発明の目的は、上記のような問題を解決し、
１０進演算命令の高速化、ＡＵＬの論理規模増加を防ぐ
手段を提供することにある。
１０進演算命令の高速化、ＡＵＬの論理規模増加を防ぐ
手段を提供することにある。
〔課題を解決するための手段〕
上記目的は、１０進演算の指示があった時に、ＡＵＬに
おいて、１度の２進加減算で１０進加減算処理が出来る
ように入力値、出力値補正回路を組み込み、桁上げ情報
は、既存の桁上げ先見回路（ＣＬＡ）を活用、さらに、
通常の２進加減算結果のバス出力回路とは別に１０進演
算が指示された場合のみ動作する１０進演算結果のバス
出力回路を設けることにより、多数桁の１０進演算を高
速に処理できるようになる。また、既存の回路を共用す
ることで、論理規模の増加も押えられる。
おいて、１度の２進加減算で１０進加減算処理が出来る
ように入力値、出力値補正回路を組み込み、桁上げ情報
は、既存の桁上げ先見回路（ＣＬＡ）を活用、さらに、
通常の２進加減算結果のバス出力回路とは別に１０進演
算が指示された場合のみ動作する１０進演算結果のバス
出力回路を設けることにより、多数桁の１０進演算を高
速に処理できるようになる。また、既存の回路を共用す
ることで、論理規模の増加も押えられる。
前記手段により、ＡＵＬに組み込む補正回路は、ＢＣＤ
オペランドデータの全桁に６ （”０１１０（Ｂ）”）
を加算する回路（以下入力値補正回路とする）と。
オペランドデータの全桁に６ （”０１１０（Ｂ）”）
を加算する回路（以下入力値補正回路とする）と。
もう一方のＢＣＤオペランドデータと前記入力値補正回
路で補正後のデータとの２進加減算を行ない、その出力
結果とデジットキャリーが“０″の桁にＡ （１ｅ）
（’“１０１０（Ｂ）’″）を加算する回路（以下出力
値補正回路とする）であれ、さらに通常の２進加減算結
果のバス出力回路とは別に、１０進演算の指示があった
ときだけ動作する１０進演算用バス出力回路を設けたこ
とにより、バスへ結果を出力する際の遅延時間を縮少す
る働きがある。
路で補正後のデータとの２進加減算を行ない、その出力
結果とデジットキャリーが“０″の桁にＡ （１ｅ）
（’“１０１０（Ｂ）’″）を加算する回路（以下出力
値補正回路とする）であれ、さらに通常の２進加減算結
果のバス出力回路とは別に、１０進演算の指示があった
ときだけ動作する１０進演算用バス出力回路を設けたこ
とにより、バスへ結果を出力する際の遅延時間を縮少す
る働きがある。
以上の回路を組み込んだことにより、本発明のＡＵＬに
おいては、１０進演算の指示があった場合には、１度の
２進加減算のみで多数桁の１０進演算処理が完了するよ
うになる。
おいては、１０進演算の指示があった場合には、１度の
２進加減算のみで多数桁の１０進演算処理が完了するよ
うになる。
［実施例］
以下１本発明の一実施例について、第１図〜第５図を参
照して詳細に説明する。
照して詳細に説明する。
第１図は、本発明の算術論理演算回路の一実施例を示す
ブロック図である。
ブロック図である。
１０１．１０２は、データバスからオペランドデータを
算術論理演算回路（以下ＡＬＵとする）１０４に取込む
為のセレクタ兼ラッチ回路、１０３は、１０２へ入力さ
れたＢＣＤオペランドデータの全桁に６ （’０１１０
（Ｂ）’）を加算補正する入力値補正回路、１０５は、
ＡＵＬ１０４の２進加減算結果および、ＡＵＬ内の桁上
先見回路（以下、ＣＬＡとする）から出力される４ビッ
ト毎の桁上げ情報信号（以下、デジットキャリー）を取
込んで、前記デジットキャリーが、′０”である桁にＡ
（’１０１０（Ｂ）’）を加算補正する出力値補正回路
、１０６は、２進加減算結果をデータバス１０８へ出力
するバス出力回路、１０７は、１０進演算結果をバスへ
出力するバス出力回路である６ 第２図は、第１図における入力値補正回路１０３の一具
体例を示すブロック図である＠ Ｂ ｏ ””’ Ｂ
ｎ ｇＢ ｏ 〜Ｂ。、 Ｐ ｏ＝ Ｐ−の信号線で、
１０２，１０３゜３０１が接続されている。
算術論理演算回路（以下ＡＬＵとする）１０４に取込む
為のセレクタ兼ラッチ回路、１０３は、１０２へ入力さ
れたＢＣＤオペランドデータの全桁に６ （’０１１０
（Ｂ）’）を加算補正する入力値補正回路、１０５は、
ＡＵＬ１０４の２進加減算結果および、ＡＵＬ内の桁上
先見回路（以下、ＣＬＡとする）から出力される４ビッ
ト毎の桁上げ情報信号（以下、デジットキャリー）を取
込んで、前記デジットキャリーが、′０”である桁にＡ
（’１０１０（Ｂ）’）を加算補正する出力値補正回路
、１０６は、２進加減算結果をデータバス１０８へ出力
するバス出力回路、１０７は、１０進演算結果をバスへ
出力するバス出力回路である６ 第２図は、第１図における入力値補正回路１０３の一具
体例を示すブロック図である＠ Ｂ ｏ ””’ Ｂ
ｎ ｇＢ ｏ 〜Ｂ。、 Ｐ ｏ＝ Ｐ−の信号線で、
１０２，１０３゜３０１が接続されている。
２０１は、ＢＣＤＩ桁毎に６ （’０１１０（Ｂ）’）
を加算補正する回路、３０１は、制御信号３０２゜３０
３．３０４により、入力データスルー、入力データ反転
、補正値を選択することができるラッチ回路である。
を加算補正する回路、３０１は、制御信号３０２゜３０
３．３０４により、入力データスルー、入力データ反転
、補正値を選択することができるラッチ回路である。
第３図は、第２図における入力値補正回路１０３を構成
し、１桁（４ビット）に６を加算補正する回路の一具体
例である。
し、１桁（４ビット）に６を加算補正する回路の一具体
例である。
信号線Ｂｏ”Ｂａで入力された４ビットのデータに’０
１１０’を加算した結果をＰｏ”Ｐａに出力するような
論理を実現したものである。ＢＯ〜Ｂ３は、入力データ
の反転である。
１１０’を加算した結果をＰｏ”Ｐａに出力するような
論理を実現したものである。ＢＯ〜Ｂ３は、入力データ
の反転である。
第４図は、第１図における出力値補正回路１０５の一具
体例を示すブロック図である。Ｃ０−Ｃｌ、。
体例を示すブロック図である。Ｃ０−Ｃｌ、。
０ ｏ〜Ｏ−、Ｄ Ｃｏ” Ｄ Ｃ−への信号線で５０
１゜１０５，１０７が接続されている。５０１は、２進
加減算結果のラッチ回路、４０１は、ラッチ回路５０１
から入力された該データの１桁毎にＡ（ｚｓ）を加算補
正する回路、第５図は、第４図における出力値補正回路
１０５を構成し、１桁毎にＡ （１ｓ）を加算補正する
回路の一具体例である。
１゜１０５，１０７が接続されている。５０１は、２進
加減算結果のラッチ回路、４０１は、ラッチ回路５０１
から入力された該データの１桁毎にＡ（ｚｓ）を加算補
正する回路、第５図は、第４図における出力値補正回路
１０５を構成し、１桁毎にＡ （１ｓ）を加算補正する
回路の一具体例である。
信号線Ｇｏ”Ｃａで入力された該２進加減算結果にデジ
ットキャリーＤ Ｃｏが、０の場合には、’１０１０’
を加算した結果をＯｏ 〜Ｏａに、ＤＣ。
ットキャリーＤ Ｃｏが、０の場合には、’１０１０’
を加算した結果をＯｏ 〜Ｏａに、ＤＣ。
が１の場合には、入力された該２進加減算結果をＯｏ〜
０３に出力するような論理を実現したものである。
０３に出力するような論理を実現したものである。
第６図は、従来の１０進演算補正回路を持つＡＬＵのブ
ロック図である。
ロック図である。
６０４は、１０進演算補正回路である。ＡＬＵ６０３に
よ、る１度めの２進加減算結果に対して、補正値を生成
する。該補正値を取り込み、再びＡＬＵ６０３で２進加
減算を行なっていた。
よ、る１度めの２進加減算結果に対して、補正値を生成
する。該補正値を取り込み、再びＡＬＵ６０３で２進加
減算を行なっていた。
以上記したように、入力値補正回路１０３．出力値補正
回路１０５は、単純な回路で実現されている。
回路１０５は、単純な回路で実現されている。
本発明の動作を以下に説明するが、最初に本実施例で実
現しているｌＯ進演算本式について説明する。
現しているｌＯ進演算本式について説明する。
１０進加算の場合、任意の桁で加算した結果、上位の桁
に桁上り（デジットキャリー）がなく、９以下の場合、
補正する必要はない、しがし、デジットキャリーが生じ
た場合と、結果が、Ａ（ｚａ）〜Ｆ （ｚａ） ニなっ
た場合は、実際よ’Ｊ６ （’０１１０’）少なくなっ
ているので、補正する必要がある。
に桁上り（デジットキャリー）がなく、９以下の場合、
補正する必要はない、しがし、デジットキャリーが生じ
た場合と、結果が、Ａ（ｚａ）〜Ｆ （ｚａ） ニなっ
た場合は、実際よ’Ｊ６ （’０１１０’）少なくなっ
ているので、補正する必要がある。
次に１０進減算の場合、任意の桁で減算した結果デジッ
トキャリーが生じたときには、正しい結果となる為、補
正の必要がない、しかし、デジットキャリーが無い、即
ち桁借り（ボロー）が生じた場合には、実際より６多く
なっている為、補正の必要がある。
トキャリーが生じたときには、正しい結果となる為、補
正の必要がない、しかし、デジットキャリーが無い、即
ち桁借り（ボロー）が生じた場合には、実際より６多く
なっている為、補正の必要がある。
６を減算することは、Ａ（ｚｓ）を加算することと同じ
である。
である。
以上のことを考慮して１本実施例では１次の方式をとる
。まず１０進加算の場合入力されたＢＣＤオペランドデ
ータの全桁に対して、６加算した後、もう一方のＢＣＤ
オペランドデータと２進加算を行なう、該出力結果に対
して該２進加算時、ＡＬＵのＣＬＡから出力されるデジ
ットキャリーがＯの桁に、Ａを加算する、１の桁には補
正しないで、バスへ出力する。
。まず１０進加算の場合入力されたＢＣＤオペランドデ
ータの全桁に対して、６加算した後、もう一方のＢＣＤ
オペランドデータと２進加算を行なう、該出力結果に対
して該２進加算時、ＡＬＵのＣＬＡから出力されるデジ
ットキャリーがＯの桁に、Ａを加算する、１の桁には補
正しないで、バスへ出力する。
次に１０進減算の場合は、入力されたＢＣＤオペランド
データでそのまま、２進減算を行なう。
データでそのまま、２進減算を行なう。
該出力結果に対して、該２進減算時のデジットキャリー
が０の桁にＡを加算する、１の桁は補正しないでそのま
ま、バスへ出力する。
が０の桁にＡを加算する、１の桁は補正しないでそのま
ま、バスへ出力する。
次に１本実施例の動作について説明する。
（Ａ） 入力値補正
前記セレクタラッチの回路１０２へデータバスからＢＣ
Ｄオペランドデータを取り込む１次に該データは、前記
入力値補正回路１０３へ転送され、全桁に、６ （’０
１１０（ｉｉ）’）を加算された後、前記セレクタラッ
チ回路３０１において、制御信号３０４に、１０通加算
指示を受けた時だけ、該補正データが、前記ＡＬＵ１０
４に入力される。
Ｄオペランドデータを取り込む１次に該データは、前記
入力値補正回路１０３へ転送され、全桁に、６ （’０
１１０（ｉｉ）’）を加算された後、前記セレクタラッ
チ回路３０１において、制御信号３０４に、１０通加算
指示を受けた時だけ、該補正データが、前記ＡＬＵ１０
４に入力される。
制御信号３０３が選択された時は、入力データが補正さ
れずにＡＬＵ１０４に入力され、通常の算術論理演算を
行うことができる。
れずにＡＬＵ１０４に入力され、通常の算術論理演算を
行うことができる。
制御信号３０２が選択された時は、入力データが反転さ
れて、ＡＬＵ１０４に入力される。これは、１０進減算
、２進減算を行う時に用いる。
れて、ＡＬＵ１０４に入力される。これは、１０進減算
、２進減算を行う時に用いる。
（Ｂ） ２進加減算
１０進加減算実行時には、前記ＡＬＵ１０４には、２進
加減算の指示が出されている。この時、前記セレクタラ
ッチ回路１０１，３０１より入力されたデータに対して
２進加減算が行なわれる。
加減算の指示が出されている。この時、前記セレクタラ
ッチ回路１０１，３０１より入力されたデータに対して
２進加減算が行なわれる。
該演算時には、前記デジットキャリーと２進加減算結果
を、前記バス出力回路１ｏ６．前記出力値補正回路１０
５へ出力する。
を、前記バス出力回路１ｏ６．前記出力値補正回路１０
５へ出力する。
（Ｃ） 出力値補正
１０進演算の指示が出されている時、前記１０進演算用
ラッチ回路５０１から取り込んだ、前記２進加減算結果
の全桁に対して、前記出力値補正回路１０５により、デ
ジットキャリーが、０の桁には、Ａを加算し、１の桁に
は、補正しない、この時のデータが、正確な１０進演算
（ＢＣＤ）結果となり、前記１０進演算用バス出力回路
１０７へ出力される。
ラッチ回路５０１から取り込んだ、前記２進加減算結果
の全桁に対して、前記出力値補正回路１０５により、デ
ジットキャリーが、０の桁には、Ａを加算し、１の桁に
は、補正しない、この時のデータが、正確な１０進演算
（ＢＣＤ）結果となり、前記１０進演算用バス出力回路
１０７へ出力される。
ＣＤ） バス出力
通常、２進の算術論理演算の結果は、前記バス出力回路
１０６から、データバス１０８へ出力される。１０進演
算の結果は、前記１０通用バス出力回路１０７から、デ
ータバス１０８へ出力される。
１０６から、データバス１０８へ出力される。１０進演
算の結果は、前記１０通用バス出力回路１０７から、デ
ータバス１０８へ出力される。
以上のようにして、本実施例では、１０進演算処理が実
現される。
現される。
本発明によれば、ＡＬＵにおいて、１度の２進加減算処
理のみで、１０進演算結果を出力することができる為、
１０進演算専用回路が不要になる。
理のみで、１０進演算結果を出力することができる為、
１０進演算専用回路が不要になる。
また、ＡＬＵ内のＣＬＡ回路、フラグ生成回路等も、２
進、１０進演算で共用できるため、ＶＬＳＩチップの面
積縮少に有効である。
進、１０進演算で共用できるため、ＶＬＳＩチップの面
積縮少に有効である。
さらに本発明のＡＬＵでは、１度の２進加減算処理で、
１０進演算結果を求め、１０進演算用バス出力回路を経
由して出力できることから、１０進演算命令の高速化に
有効である。
１０進演算結果を求め、１０進演算用バス出力回路を経
由して出力できることから、１０進演算命令の高速化に
有効である。
第１図は、本発明の算術論理演算回路の一実施例を示す
ブロック図、２第２図は、第１図における入力値補正回
路の一具体例を示すブロック図、第３図は、第２図にお
ける入力値補正回路の一回路例を示す回路図、第４図は
、第１図における出力値補正回路の一具体例を示すブロ
ック図、第５図は、第４図における出力値補正回路の一
回路例を示す回路図、第６図は、従来の１０進演算補正
方法をとるＡＬＵのブロック図である。 １０１．１０２，６０１，６０１・・・セレクタ・ラッ
チ回路、１０３・・・入力値補正回路、１０４゜６０３
・・・ＡＬＵ、１０５・・・出力値補正回路、１０６゜
１０７．６０５・・・バス出力回路、２０１・・・ＢＣ
Ｄ１桁分の入力値補正回路、４０１・・・ＢＣＤＩ桁分
の出力値補正回路、６０４・・・従来の１０進演算補正
回路。 箒 １ Σ ＩＤＢ −ｒ−１ハ人 ３０４ ＋ｏＪＦ＄’ＴＶｌ＊４ｉｉ第 ３１２］ 棒 Ｌ−■ 早 ５ 区 Ｌ−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−−−−−−ａｏｌ 記力領、＠
正５：Ｊ発（１析）第 乙 図 ６０ろ テ一タノマス
ブロック図、２第２図は、第１図における入力値補正回
路の一具体例を示すブロック図、第３図は、第２図にお
ける入力値補正回路の一回路例を示す回路図、第４図は
、第１図における出力値補正回路の一具体例を示すブロ
ック図、第５図は、第４図における出力値補正回路の一
回路例を示す回路図、第６図は、従来の１０進演算補正
方法をとるＡＬＵのブロック図である。 １０１．１０２，６０１，６０１・・・セレクタ・ラッ
チ回路、１０３・・・入力値補正回路、１０４゜６０３
・・・ＡＬＵ、１０５・・・出力値補正回路、１０６゜
１０７．６０５・・・バス出力回路、２０１・・・ＢＣ
Ｄ１桁分の入力値補正回路、４０１・・・ＢＣＤＩ桁分
の出力値補正回路、６０４・・・従来の１０進演算補正
回路。 箒 １ Σ ＩＤＢ −ｒ−１ハ人 ３０４ ＋ｏＪＦ＄’ＴＶｌ＊４ｉｉ第 ３１２］ 棒 Ｌ−■ 早 ５ 区 Ｌ−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−−−−−−ａｏｌ 記力領、＠
正５：Ｊ発（１析）第 乙 図 ６０ろ テ一タノマス
Claims (1)
- １、２進数の算術論理演算を扱う２入力算術論理演算回
路（以下ＡＬＵと称す）において、１０進演算命令の指
示があつた時に、２入力の２進化１０進数（以下、ＢＣ
Ｄと称す）に対して、該ＢＣＤの全桁に‘０１１０（＿
Ｂ）’を加算して入力データを補正する入力値補正回路
と、もう一方のＢＣＤと前記入力値補正回路の出力値を
、前記ＡＬＵを用いて２進加減算を行なつた結果および
、前記ＡＬＵより発生する４ビットごとの桁上げ情報（
デジットキャリー）を入力して、前記ＡＵＬの演算結果
に対して、前記デジットキャリが、０の桁には‘１０１
０（＿Ｂ）’を加算し補正する。前記デジットキャリー
が、１の桁には、補正しない出力値補正回路と、前記出
力値補正回路の出力結果をバスへ出力する１０進演算用
バス出力回路を組み込んだことを特徴とする算術論理演
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8507688A JPH01258129A (ja) | 1988-04-08 | 1988-04-08 | 算術論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8507688A JPH01258129A (ja) | 1988-04-08 | 1988-04-08 | 算術論理演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258129A true JPH01258129A (ja) | 1989-10-16 |
Family
ID=13848529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8507688A Pending JPH01258129A (ja) | 1988-04-08 | 1988-04-08 | 算術論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258129A (ja) |
-
1988
- 1988-04-08 JP JP8507688A patent/JPH01258129A/ja active Pending
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