JPH01258131A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01258131A JPH01258131A JP8653788A JP8653788A JPH01258131A JP H01258131 A JPH01258131 A JP H01258131A JP 8653788 A JP8653788 A JP 8653788A JP 8653788 A JP8653788 A JP 8653788A JP H01258131 A JPH01258131 A JP H01258131A
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- JP
- Japan
- Prior art keywords
- branch
- register
- timing
- microprogram
- condition
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御記憶に格納されているマイクロプログラ
ムで制御されるデータ処理装置に関する。
ムで制御されるデータ処理装置に関する。
（従来の技術）
第５図はこの種のデータ処理装置の従来例の要部のブロ
ック図、第６図は第５図中の分岐判定ロジック４のブロ
ック図、第７図はマイクロプログラムのフローチャート
、第８図は本従来例のタイミングチャートである。
ック図、第６図は第５図中の分岐判定ロジック４のブロ
ック図、第７図はマイクロプログラムのフローチャート
、第８図は本従来例のタイミングチャートである。
制御記憶１は、マイクロプログラムが格納されており、
マイクロプログラムアドレスを保持するレジスタ２の最
下位ビットを除いた部分でアクセスされる。また、制御
記憶１は偶数アドレスのマイクロプログラムを格納する
ものと、奇数アドレスのマイクロプログラムを格納する
ものとの２つに分かれており、分岐判定ロジック４の出
力である選択信号１０１でいづれかが選択されてその出
力がレジスタ３に保持される。レジスタ３の各フィール
ドの出力が直接例々の回路（図示ゼず）を同時に制御し
、マイクロプログラムを実行することになる。レジスタ
３のフィールドの１つは更にデコーダ５を引き、その出
力がレジスタ６に保持され、このレジスタ６の各フィー
ルドの出力が他の個々の回路（図示せず）を同時に制御
する。
マイクロプログラムアドレスを保持するレジスタ２の最
下位ビットを除いた部分でアクセスされる。また、制御
記憶１は偶数アドレスのマイクロプログラムを格納する
ものと、奇数アドレスのマイクロプログラムを格納する
ものとの２つに分かれており、分岐判定ロジック４の出
力である選択信号１０１でいづれかが選択されてその出
力がレジスタ３に保持される。レジスタ３の各フィール
ドの出力が直接例々の回路（図示ゼず）を同時に制御し
、マイクロプログラムを実行することになる。レジスタ
３のフィールドの１つは更にデコーダ５を引き、その出
力がレジスタ６に保持され、このレジスタ６の各フィー
ルドの出力が他の個々の回路（図示せず）を同時に制御
する。
分岐条件を保持するレジスタ７はレジスタ６のフィール
ドの１つで制御される。レジスタ２は保持しているアド
レスでアクセスしたマイクロプログラム中のネクストア
ドレスが次のタイミングでセットされ、これにより順次
マイクロプログラムが実行されていく。
ドの１つで制御される。レジスタ２は保持しているアド
レスでアクセスしたマイクロプログラム中のネクストア
ドレスが次のタイミングでセットされ、これにより順次
マイクロプログラムが実行されていく。
分岐判定ロジック４は、第５図に示すように、レジスタ
３に保持されている分岐判定コマンドＧｏ−Ｃ３とレジ
スタ７の出力５ｏ−８３のそれぞれの論理積をとるアン
ドゲート２１〜２４と、アンドゲート２１〜２４の出力
の論理和をとるオアゲート２６と、レジスタ２の最下位
ビットを入力とするアンドゲート２５と、アンドゲート
２５とオアゲート２６の各出力の論理和をとるオアゲー
ト２７とで構成されており、オアゲート２６゜２７でレ
ジスタ２の最下位ビットを修飾する。これにより、マイ
クロプログラムアドレスを偶数（レジスタ２（アドレス
Ｃ８Ａ））の最下位ビット＝ ＩＩ ＯＩＩにしておけ
ば、Ｃｏ−Ｃ３とＳｏ〜Ｓ３の値によりＣ３ＡとＣ３Ａ
＋１に分岐することができる。分岐しないときはＣｏ
”−０３が全て値“Ｏ″でありＣ８Ａ最下位ビットを修
飾することはない。
３に保持されている分岐判定コマンドＧｏ−Ｃ３とレジ
スタ７の出力５ｏ−８３のそれぞれの論理積をとるアン
ドゲート２１〜２４と、アンドゲート２１〜２４の出力
の論理和をとるオアゲート２６と、レジスタ２の最下位
ビットを入力とするアンドゲート２５と、アンドゲート
２５とオアゲート２６の各出力の論理和をとるオアゲー
ト２７とで構成されており、オアゲート２６゜２７でレ
ジスタ２の最下位ビットを修飾する。これにより、マイ
クロプログラムアドレスを偶数（レジスタ２（アドレス
Ｃ８Ａ））の最下位ビット＝ ＩＩ ＯＩＩにしておけ
ば、Ｃｏ−Ｃ３とＳｏ〜Ｓ３の値によりＣ３ＡとＣ３Ａ
＋１に分岐することができる。分岐しないときはＣｏ
”−０３が全て値“Ｏ″でありＣ８Ａ最下位ビットを修
飾することはない。
次に、本従来例の動作を第７図、第８図により説明する
。
。
タイミングＴ１でレジスタ７を更新するコマンドを発行
すると実際にレジスタ７が確定するのはＴ４のタイミン
グとなる。Ｔ４で確定するレジスタ７の条件で分岐する
にはタイミングＴ３で分岐判定コマンドを発行すること
になる。それはＴ４のタイミングのレジスタ３の上のＣ
ｏ＝０３とレジスタ７上の５ｏ＝８３の値によってＴ５
のタイミングでのレジスタ３がＤとなるかＤ＋１となる
かが決まるからである。
すると実際にレジスタ７が確定するのはＴ４のタイミン
グとなる。Ｔ４で確定するレジスタ７の条件で分岐する
にはタイミングＴ３で分岐判定コマンドを発行すること
になる。それはＴ４のタイミングのレジスタ３の上のＣ
ｏ＝０３とレジスタ７上の５ｏ＝８３の値によってＴ５
のタイミングでのレジスタ３がＤとなるかＤ＋１となる
かが決まるからである。
この条件分岐の方式では、分岐条件が確定するまで分岐
判定コマンドを持ち合わせるため“「２のタイミングで
Ｎ ＯＰ （Ｎｏ ０ｐｒａｔｉｏｎ ：何ちＬ／ ％
イコマンド）を発行する必要があり、分岐処理が遅く
なると同時にムダなマイクロプログラムステップが増え
ることになる。
判定コマンドを持ち合わせるため“「２のタイミングで
Ｎ ＯＰ （Ｎｏ ０ｐｒａｔｉｏｎ ：何ちＬ／ ％
イコマンド）を発行する必要があり、分岐処理が遅く
なると同時にムダなマイクロプログラムステップが増え
ることになる。
上述した従来の条件分岐方式は、分岐条件が確定するタ
イミングで分岐判定コマンドを発行し分岐しているが、
分岐条件を更新してその結果で分岐するケースは分岐条
件が確定するまで分岐判定を持ち合わせる必要があり分
岐処理が遅くなるという欠点があり、また持ち合わせの
ためのムダなステップが増えてしまうという欠点がある
。
イミングで分岐判定コマンドを発行し分岐しているが、
分岐条件を更新してその結果で分岐するケースは分岐条
件が確定するまで分岐判定を持ち合わせる必要があり分
岐処理が遅くなるという欠点があり、また持ち合わせの
ためのムダなステップが増えてしまうという欠点がある
。
（ｒ！１題を解決するための手段）
本発明のデータ処理装置は、
マイクロプログラムのシーケンスがある条件で分岐する
場合、分岐条件が確定する前に分岐判定コマンドを発行
し、予測する方向に分岐させる手段と、 分岐条件が確定したタイミングで予測した分岐方向が正
しいか否かを判断する手段と、分岐を再度実行するため
の分岐マイクロプログラムアドレスを保持するレジスタ
と、 予測した分岐方向が正しくない場合、予測した方向の処
理を無効化し、前記レジスタを用いて正しい分岐方向か
らの処理を開始させる手段とを有している。
場合、分岐条件が確定する前に分岐判定コマンドを発行
し、予測する方向に分岐させる手段と、 分岐条件が確定したタイミングで予測した分岐方向が正
しいか否かを判断する手段と、分岐を再度実行するため
の分岐マイクロプログラムアドレスを保持するレジスタ
と、 予測した分岐方向が正しくない場合、予測した方向の処
理を無効化し、前記レジスタを用いて正しい分岐方向か
らの処理を開始させる手段とを有している。
分岐条件が確定する前に分岐判定コマンドを発行し分岐
するので分岐条件を更新してその結果で分岐するケース
では分岐条件が確定するまで分岐判定を持ち合わせる必
要がなくなり、１タイミング速く分岐を実行でき持ち合
わせのためのムダなステップを削減することができる。
するので分岐条件を更新してその結果で分岐するケース
では分岐条件が確定するまで分岐判定を持ち合わせる必
要がなくなり、１タイミング速く分岐を実行でき持ち合
わせのためのムダなステップを削減することができる。
なお、レジスタは分岐予測時、次のタイミングで正しい
分岐先へ分岐するために設けられている。
分岐先へ分岐するために設けられている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデータ処理装置の一実施例の要部を示
すブロック図、第２図は第１図の分岐判定ロジック４，
１０のブロック図、第３図は本実施例におけるマイクロ
プログラムのフローチャート、第４図は第３図のマイク
ロプログラムを実行した場合のタイミングチャートであ
る。
すブロック図、第２図は第１図の分岐判定ロジック４，
１０のブロック図、第３図は本実施例におけるマイクロ
プログラムのフローチャート、第４図は第３図のマイク
ロプログラムを実行した場合のタイミングチャートであ
る。
本実施例は、第５図の従来例に、レジスタ８゜９と、分
岐判定ロジック１０と、セレクタ１１を付加した構成と
なっている。
岐判定ロジック１０と、セレクタ１１を付加した構成と
なっている。
レジスタ９は分岐判定コマンドを受けるレジスタであり
、レジスタ７が確定するタイミングで分岐判定コマンド
を保持する。分岐判定ロジック４および１０は、第２図
に示すように、第６図の従来の回路にアンドゲート２８
と入力信号Ｖが追加されており、入力４Ｒ＠ Ｖの値が
“１°゛のとぎは従来の分岐判定ロジックと同じになり
、入力信号■の値が０″のときはセレクタ２の最下位ビ
ットを修飾しないようになっている。
、レジスタ７が確定するタイミングで分岐判定コマンド
を保持する。分岐判定ロジック４および１０は、第２図
に示すように、第６図の従来の回路にアンドゲート２８
と入力信号Ｖが追加されており、入力４Ｒ＠ Ｖの値が
“１°゛のとぎは従来の分岐判定ロジックと同じになり
、入力信号■の値が０″のときはセレクタ２の最下位ビ
ットを修飾しないようになっている。
また、第１図において、レジスタ８は１タイミング前の
レジスタ２の値を保持するレジスタであり、分岐判定ロ
ジック１０からの出力１０２によりセレクタ１１でレジ
スタ２かレジスタ８のいづれかが選択される。
レジスタ２の値を保持するレジスタであり、分岐判定ロ
ジック１０からの出力１０２によりセレクタ１１でレジ
スタ２かレジスタ８のいづれかが選択される。
次に、本実施例の動作を第３図、第４図を用いて説明す
る。
る。
（１）分岐予測成功時（第４図（ａ））。
タイミングＴ１でレジスタ７更新コマンドを発行すると
、レジスタ７はタイミングＴ４で確定する。分岐判定コ
マンドはタイミングＴ２で発行するとタイミングＴ３で
レジスタ３にセットされる。
、レジスタ７はタイミングＴ４で確定する。分岐判定コ
マンドはタイミングＴ２で発行するとタイミングＴ３で
レジスタ３にセットされる。
本来なら該コマンドとまだ確定していないレジスタ７の
値と分岐判定ロジック４によりＴ４のタイミングでレジ
スタ３に第３図で示すところのステップＣかステップＣ
＋１のいづれがセットされるかが決まる（つまり分岐が
実行される）わけであるが、分岐判定コマンドはレジス
タ９が一度受けてからＴ５のタイミングで実行されるの
で、Ｔ４のタイミングでは無条件にステップＣがレジス
タ３にセットされる。このことは分岐をステップＣ側に
予測したことを意味する。そして、Ｔ４のタイミングで
レジスタ９に分岐コマンドが、レジスタ７に分岐条件が
確定し、Ｔ５のタイミングで分岐判定ロジック１０によ
り分岐予測が成功したか失敗したかが分かる。分岐判定
ロジック１０の出力が“０″であれば分岐予測が成功し
たことになり、分岐判定ロジック１０の出力が“０”を
分岐判定ロジック４に入力信号Ｖとして入力することで
−「５のタイミングで実行される分岐を抑止し、Ｔ６の
タイミングでレジスタ３にステップＣの後続のステップ
Ｘをセットする。これにより、従来に比べて１タイミン
グ速く分岐を実行できる。
値と分岐判定ロジック４によりＴ４のタイミングでレジ
スタ３に第３図で示すところのステップＣかステップＣ
＋１のいづれがセットされるかが決まる（つまり分岐が
実行される）わけであるが、分岐判定コマンドはレジス
タ９が一度受けてからＴ５のタイミングで実行されるの
で、Ｔ４のタイミングでは無条件にステップＣがレジス
タ３にセットされる。このことは分岐をステップＣ側に
予測したことを意味する。そして、Ｔ４のタイミングで
レジスタ９に分岐コマンドが、レジスタ７に分岐条件が
確定し、Ｔ５のタイミングで分岐判定ロジック１０によ
り分岐予測が成功したか失敗したかが分かる。分岐判定
ロジック１０の出力が“０″であれば分岐予測が成功し
たことになり、分岐判定ロジック１０の出力が“０”を
分岐判定ロジック４に入力信号Ｖとして入力することで
−「５のタイミングで実行される分岐を抑止し、Ｔ６の
タイミングでレジスタ３にステップＣの後続のステップ
Ｘをセットする。これにより、従来に比べて１タイミン
グ速く分岐を実行できる。
（２）分岐予測失敗時（第４図（ｂ））前述したように
Ｔ６のタイミングで分岐予測が成功したか失敗したかが
分かるが、分岐判定ロジック１０の出りが“１′°であ
れば分岐予測が失敗したことになる。何故なら分岐判定
ロジック１０の出力が１″であると古うことはレジスタ
２の最下位ビットを“１′°に修飾することであり、第
３図で示すところのステップＣ＋１に分岐することにな
るからである。分岐予測失敗時は、分岐判定ロジック１
０の出力１０３で直ちにレジスタ３の各フィールドの制
御信号を無効化し、次のタイミングＴθでレジスタ６の
各フィールドの制御信号を無効化して分岐予測が失敗し
たステップＣの実行を抑止する。ステップＣを無効化す
ると同時にＴ５のタイミングでは、分岐判定コマンドと
確定しているレジスタ７の値を分岐判定ロジック４で正
しく分岐し直すことになるが、Ｔ４のタイミングでレジ
スタ２はステップＸのアドレスを保持してしまい分岐先
のアドレスがＸ＋１になってしまう。これを回避するた
めにレジスタ８が設けられている。レジスタ８は１タイ
ミング前のレジスタ２の値（ＴａのタイミングではＣ）
を保持しており、Ｔ５のタイミングで正しく分岐し直す
とき信号線１０２とセレクタ１１によりレジスタ８を選
択することにより、正しくステップＣ＋１へ分岐するこ
とができる。
Ｔ６のタイミングで分岐予測が成功したか失敗したかが
分かるが、分岐判定ロジック１０の出りが“１′°であ
れば分岐予測が失敗したことになる。何故なら分岐判定
ロジック１０の出力が１″であると古うことはレジスタ
２の最下位ビットを“１′°に修飾することであり、第
３図で示すところのステップＣ＋１に分岐することにな
るからである。分岐予測失敗時は、分岐判定ロジック１
０の出力１０３で直ちにレジスタ３の各フィールドの制
御信号を無効化し、次のタイミングＴθでレジスタ６の
各フィールドの制御信号を無効化して分岐予測が失敗し
たステップＣの実行を抑止する。ステップＣを無効化す
ると同時にＴ５のタイミングでは、分岐判定コマンドと
確定しているレジスタ７の値を分岐判定ロジック４で正
しく分岐し直すことになるが、Ｔ４のタイミングでレジ
スタ２はステップＸのアドレスを保持してしまい分岐先
のアドレスがＸ＋１になってしまう。これを回避するた
めにレジスタ８が設けられている。レジスタ８は１タイ
ミング前のレジスタ２の値（ＴａのタイミングではＣ）
を保持しており、Ｔ５のタイミングで正しく分岐し直す
とき信号線１０２とセレクタ１１によりレジスタ８を選
択することにより、正しくステップＣ＋１へ分岐するこ
とができる。
以上説明したことにより分岐の処理を予測が成功すれば
１タイミング高速に実行でき、またムダなマイクロプロ
グラムステップも要らなくなる。
１タイミング高速に実行でき、またムダなマイクロプロ
グラムステップも要らなくなる。
一般にマイクロプログラムの作りとして分岐先を予測す
ることは容易であるケースが多い。例えばマイクロプロ
グラムがループを構成している場合、ループから抜は出
す分岐はループを続ける分岐に対して頻度が少ないとい
うケースがある。このケースではループを続ける分岐先
アドレスを偶数に、ループから抜は出す分岐先アドレス
を奇数にしておけば高い確率で分岐予測が成功する。
ることは容易であるケースが多い。例えばマイクロプロ
グラムがループを構成している場合、ループから抜は出
す分岐はループを続ける分岐に対して頻度が少ないとい
うケースがある。このケースではループを続ける分岐先
アドレスを偶数に、ループから抜は出す分岐先アドレス
を奇数にしておけば高い確率で分岐予測が成功する。
なお、本実施例では分岐は２方向の場合を説明したが、
多方向分岐の場合も同様に高速化できる。
多方向分岐の場合も同様に高速化できる。
以上説明したように本発明は、分岐条件が確定する前に
分岐判定コマンドを発行することにより、マイクロプロ
グラムの分岐処理を高速に実行でき、ムダなマイクロプ
ログラムのステップを削除することができる効果がある
。
分岐判定コマンドを発行することにより、マイクロプロ
グラムの分岐処理を高速に実行でき、ムダなマイクロプ
ログラムのステップを削除することができる効果がある
。
第１図は本発明のデータ処理装置の一実施例の要部を示
すブロック図、第２図は第１図の分岐判定ロジック４．
１０のブロック図、第３図は本実施例におけるマイクロ
プログラムのフローチャート、第４図は第３図のマイク
ロプログラムを実行した場合のタイミングチャートであ
る。第５図はデータ処理装置の従来例の要部のブロック
図、第６図は第５図中の分岐判定ロジック４のブロック
図、第７図はマイクロプログラムのフローチャート、第
８図は本従来例のタイミングチャートである。 １・・・制御記憶、 ２．３．６．７．８．９・・・レジスタ、４．１０・・
・分岐判定ロジック、 ５・・・デコーダ、 １１・・・セレクタ、 １０１〜１０３・・・信号線、 ２１〜２５．２８・・・アンドゲート、２６．２７・・
・オアゲート。 特許出願人 日 本 電 気株式会社 代 理 人 弁理士 内 原 晋第１図 第２図 第３図 （ａ） （ｂ） ４５図
すブロック図、第２図は第１図の分岐判定ロジック４．
１０のブロック図、第３図は本実施例におけるマイクロ
プログラムのフローチャート、第４図は第３図のマイク
ロプログラムを実行した場合のタイミングチャートであ
る。第５図はデータ処理装置の従来例の要部のブロック
図、第６図は第５図中の分岐判定ロジック４のブロック
図、第７図はマイクロプログラムのフローチャート、第
８図は本従来例のタイミングチャートである。 １・・・制御記憶、 ２．３．６．７．８．９・・・レジスタ、４．１０・・
・分岐判定ロジック、 ５・・・デコーダ、 １１・・・セレクタ、 １０１〜１０３・・・信号線、 ２１〜２５．２８・・・アンドゲート、２６．２７・・
・オアゲート。 特許出願人 日 本 電 気株式会社 代 理 人 弁理士 内 原 晋第１図 第２図 第３図 （ａ） （ｂ） ４５図
Claims (1)
- 【特許請求の範囲】 １、制御記憶に格納されたマイクロプログラムで制御さ
れるデータ処理装置において、 マイクロプログラムのシーケンスがある条件で分岐する
場合、分岐条件が確定する前に分岐判定コマンドを発行
し、予測する方向に分岐させる手段と、 分岐条件が確定したタイミングで予測した分岐方向が正
しいか否かを判断する手段と、 分岐を再度実行するための分岐マイクロプログラムアド
レスを保持するレジスタと、 予測した分岐方向が正しくない場合、予測した方向の処
理を無効化し、前記レジスタを用いて正しい分岐方向か
らの処理を開始させる手段とを有することを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086537A JPH0750437B2 (ja) | 1988-04-08 | 1988-04-08 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086537A JPH0750437B2 (ja) | 1988-04-08 | 1988-04-08 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258131A true JPH01258131A (ja) | 1989-10-16 |
| JPH0750437B2 JPH0750437B2 (ja) | 1995-05-31 |
Family
ID=13889749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086537A Expired - Lifetime JPH0750437B2 (ja) | 1988-04-08 | 1988-04-08 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750437B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915743A (ja) * | 1982-07-20 | 1984-01-26 | Matsushita Electric Ind Co Ltd | 住宅設備システム |
| JPS59206947A (ja) * | 1983-05-10 | 1984-11-22 | Nec Corp | マイクロプログラム制御装置 |
| JPS6015743A (ja) * | 1983-07-07 | 1985-01-26 | Nec Corp | マイクロプログラム制御装置 |
| JPS60206947A (ja) * | 1984-03-30 | 1985-10-18 | Nissan Motor Co Ltd | 車両用アクセル制御装置 |
-
1988
- 1988-04-08 JP JP63086537A patent/JPH0750437B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915743A (ja) * | 1982-07-20 | 1984-01-26 | Matsushita Electric Ind Co Ltd | 住宅設備システム |
| JPS59206947A (ja) * | 1983-05-10 | 1984-11-22 | Nec Corp | マイクロプログラム制御装置 |
| JPS6015743A (ja) * | 1983-07-07 | 1985-01-26 | Nec Corp | マイクロプログラム制御装置 |
| JPS60206947A (ja) * | 1984-03-30 | 1985-10-18 | Nissan Motor Co Ltd | 車両用アクセル制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750437B2 (ja) | 1995-05-31 |
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