JPH01258154A - マイクロ命令実行制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は仮想記憶機構を有する計算システムのマイクロ
命令実行ｌｌｌ１１方式に関する。

（従来の技術） 従来この種の計算機システムにおいて、仮想記憶機構は
、比較的小容量の主記憶装置と大容量の外部記憶装置を
用いて、プログラムをあたかも大容量の主記憶装置が存
在するがごとくに実行させるための、重要な機構である
。仮想記憶機構は、プログラムが使用する仮想アドレス
と実際の主記憶上の位置を示す物理アドレスとの間の対
応づけを行なうアドレス変換機構を必要とする。このア
ドレス変換機構は、一般に第３図の４に示すように、主
記憶装置２を制御するメモリコントロールユニット（Ｈ
ＣＵ）３内に置かれている。仮想アドレスによって指し
示される仮想空間と主記憶装置の物理空間は、ともにペ
ージと呼ばれる一定の大きざのブロックに分割され、仮
想アドレスから物理アドレスへのアドレス交換は、この
ページを単位として行なわれるのが一般的である。アド
レス変換の過程で、必要な仮想アドレスを含むページが
主記憶上に存在しない場合には、ＣＰＵ１に対してペー
ジフォルト信号が送られる。ＣＰＵ１は、主記憶装置２
への讃込み要求時には、続出し要求時とは異なり、主記
憶装置２からデータが返されるのを待つ必要がないため
、次のマイクロ命令の実行に進む方式を取ることが可能
である。しかし、この方式では、書込み要求に対してペ
ージフォルトが発生した場合に、ＣＰＵ１の状態が書込
み要求が発生したときのものから変化しているため、外
部記１！装置６から必要なページを入出力処理袋＠７を
介して主記憶装置２に読み込むページイン操作の１１命
令再実行が困難になる。

このため、従来は書込み要求時に、メモリコントロール
ユニット３からの応答によって正常に書込みが終了した
か、ページフォルトが発生したかが明らかになるまで、
ＣＰＵＩが次のマイクロ命令の実行に移らないように待
機させるため、ＣＰＵＩ内部にマイクロ命令実行待ち発
生回路５が設けられていた。

ところが、このような方式では、書込み要求が発生する
ごとに必ずＣＰＵ１に待ちサイクルが発生して処理が停
止するために、ＣＰＵ１の処理性能が低下するという問
題がある。

一方、書込み要求が発生した時点でＣＰＵＩの状態を保
存した優に次のマイクロ命令の実行に移り、ページフォ
ルトが発生した場合には、保存してあったＣＰＵＩの状
態を復元して命令の再実行を行なうという方式も知られ
ている。

この方式ではＣＰＵ１の待ちは発生しないが、ＣＰＵ１
の状態を保存、復元するための処理が複雑でハードウェ
アの量も、増大するという問題点がおる。

（発明が解決しようとする課題） 上記の如〈従来の仮想記憶機構を持った計算機システム
では、主記憶への書込み要求時に、メモリコントロール
ユニット３からの応答によって正常に書込みが終了した
か、ページフォルトが発生したかが明らかになるまで、
ＣＰＵＩが次のマイクロ命令の実行に移らないように待
機させるため、ＣＰＵ１内部にマイクロ命令実行待ち発
生回路５が設けられている。このため、書込み要求が発
生するごとに必ずＣＰＵＩに待ちサイクルが発生して処
理が停止するために、ｃｐｕｉの処理能力が低下すると
いう不都合があった。

そこで、上記マイクロ命令実行待ち発生回路を設けず、
書込み要求が発生した時点でＣＰＵの状態を保存した後
に次のマイクロ命令の実行に移り、ページフォルトが発
生した場合に、保存してあったＣＰＵの状態を復元して
命令の再実行を行なうというシステムもあるが、ＣＰＵ
の状態を保存、復元するための処理が複雑で、ハードウ
ェアの量も増大するという不都合があった。

本発明は上記の欠点を除去するもので、主記憶への書込
み要求時マイクロ命令実行待ち発生回路によるＣＰＵの
待ちサイクルを簡単なハードウェア構成にて減少させて
ＣＰＵの能力の低下を防止することができるマイクロ命
令実行制御方式を提供することを目的としている。

［発明の構成］ （課題を解決するための手段） 本発明は、ベージング方式による仮想記憶機構を有し、
且つ、主記憶への書き込みが正常に終了したかページフ
ォルトが発生したかが明らかになるまでＣＰＵが次のマ
イクロ命令の実行に移らないようにするマイクロ命令の
実行待ち発生機能を有した計算機システムにおいて、書
き込みを行なった仮想空間中のページのページ番号を保
持する保持手段と、この保持手段に保持されたページ番
号が有効か否かを示す表示手段と、前記保持手段によっ
て保持され、且つ前記表示手段が示す有効な全てのペー
ジ番号と仮想アドレスによって示されるページ番号とが
一致するか否かを比較する比較手段と、この比較手段に
よって前記一致が検出されない時のみマイクロ命令の実
行待ち発生機能を動作させる制御手段とを具備した方式
を採用している。

（作用） 本発明のマイクロ命令実行制御方式において、保持手段
は書き込みを８行なった仮想空間中のページのページ番
号を保持する。比較手段は前記保持手段によって保持さ
れ且つ表示手段が示す有効な全てのページ番号と仮想ア
ドレスによって示されるページ番号とが一致するか否か
を比較して、その結果を制御手段に知らせる。制御手段
は前記比較手段によって前記一致が検出されない時のみ
マイクロ命令の実行待ち発生機能を動作させる。これに
より、ＣＰＵの待ちサイクル発生を低減させることがで
きる。

（実施例） 以下、本発明の一実施例を図面を参照して説明する。

第１図は本発明のマイクロ命令実行制御方式を適用した
ＣＰＵの一実施例を示したブロック図である。プログラ
ムの使用する仮想アドレスは、一般に１１の仮想アドレ
スレジスタ内部に保持され、その仮想アドレスが含まれ
る仮想空間中のページを指し示すページ番＠１２と、ペ
ージ内部での位置を示すページ内相対アドレス１３から
成る。、１４は過去に書き込みを行なった仮想空間中の
ページのページ番号を保持するためのページ番号レジス
タ群である。ページ番号レジスタ群１４の個々のページ
番号レジスタ１５は、そのページ番号レジスタの保持し
ているページ番号が有効であるかどうかを示す有効ビッ
ト１６を持っている。１７はページ番号レジスタ群１４
の保持するすべてのページ番号１８と、ＣＰＵが書込み
要求を発生した仮想アドレスのページ番号１２とを比較
する比較器である。比較器１７の比較出力信号１９は、
入力されるページ番号が有効であって、かつ比較の結果
が一致した場合のみ、論理値“１″をとるものである。

比較出力信号１９は、２０のマイクロ命令実行待ち発生
回路に入力される。

マイクロ命令実行待ち発生回路２０は、１７の比較器が
、ページ番号レジスタ群１４に保持されているページ番
号１８中に、仮想アドレスレジスタ１１に示されるペー
ジ番号１２と一致する有効なページ番号を検出できなか
った場合に、ＣＰＵが次のマイクロ命令の実行を開始し
ないようにするためのものである。なお、この第１図に
示した回路は計算機システムを構成するＣＰＵの内部に
設けられている。

次に本実施例の動作について説明する。

最初に、ページ番号レジスタ群１４のすべてのページ番
号レジスタ１５の持つ有効ビット１Ｂは、ページ番号レ
ジスタ１５の内容が無効であることを示す値、すなわち
論理値“Ｏ″に設定される。ＣＰＵにおいて主記憶への
書込み要求が発生すると、書込み要求の発生した仮想ア
ドレスのページ番号１２が、比較器１７によってページ
番号レジスタ群１４の保持しているすべてのページ番号
１８と比較される。比較の結果、一致するものが存在し
ない場合は、ページフォルトが発生する可能性があるこ
とをしめし、このとき、比較器１７の比較出力信＠１９
は論理値“Ｏｎをとる。これによりマイクロ命令実行待
ち発生回路２０はＣＰＵが次のマイクロ命令の実行を開
始しないようにし、図示されない主記憶を制御するメモ
リコントロールユニットから正常に書込みが終了したか
、あるいはページフォルトが発生したかを示す応答が返
るまで、ＣＰＵの処理に待ちを発生させる。一致が検出
されなかった場合、仮想アドレスのページ＠＠１２は、
ページ番号レジスタ群１４のページ番号レジスタ１５の
うち有効ビット１６が“０”であるページ番号レジスタ
１５のうちの一つを選んでその中に保持される。このと
き、そのページ番号レジスタ１５に対応する有効ビット
は１″に設定される。有効ビット１６が“Ｏｅｅである
ようなページ番号レジスタ１５が存在しない場合には、
すべてのページ番号レジスタ１５の有効ビットを“０゛
とした後、ページ番号レジスタ１５の一つを選んでペー
ジ番号を書き込み、そのページ番号レジスタの有効ビッ
トを“１°′にする。主記憶からページを外部記憶に追
い出すロールアウトの処理を行なう場合には、そのペー
ジに対応するページ番号がページ番号レジスタ群１４の
ページ番号レジスタ１５の中に保持されているかどうか
を検査し、もし保持されている場合にはそのページ番号
を保持しているベージｌｔ＠レジスタの有効ビット１６
を“０″にする。これにより、ページ番号レジスタ群１
４のページ番号レジスタ１５のうち、有効ビット１６が
、４１パであるページ番号レジスタ１５が保持している
ページ番号は、主記憶中に存在するページのページ番号
であることが保証される。書込み要求の発生した仮想ア
ドレスのページ番号１２と同じページ番号が、ページ番
号レジスタ群１４のページ番号レジスタ１５のうちの有
効ビット１６が“１′″であるページ番号レジスタの保
持しているページ番号１８の中に存在するとき、ページ
番号に対応するページが主記憶中に存在することを意味
する。このとき比較器１７の比較出力信号１９が論理値
“１″をとり、この結果、マイクロ命令実行待ち発生回
路２０はＣＰｔＪの実行サイクル中に持ちを発生させず
、即座に次のマイクロ命令の実行が開始される。なお、
マイクロ命令実行持ち発生回路２０内には、比較器１７
からの比較出力信号１９が論理値“０″の時に本回路を
起動させ、論理値“′１″の時に本回路の動作を停止さ
せる制御回路が設けられている。

本実施例によれば、仮想アドレスのページ番号１２と同
一のページ番号がページ番号レジスタ群１４の保持して
いるすべてのページ番号の中にない場合、即ちページフ
ォルトが発生する可能性がある場合にのみ、マイクロ命
令実行待ち発生回路２０を動作させて、メモリコントロ
ールユニットからの正常書き込みの終了又はページフォ
ルトの発生を示す応答があるまで、ＣＰＵの処理待ちを
発生させ、伯の場合はＣＰＩＪの実行サイクル中に待ち
を発生させないようにして、直ちに次のマイクロ命令の
実行を行なうため、マイクロ命令実行待ち発生回路２０
によるＣＰＵの待ちサイクルを著しく削減することがで
き、この分ＣＰＵの能力の低下を防止することができる
。又、上記効果をもたらすための構成は比較器１７等の
若干のハードウェアを付加した簡単なもので実現するこ
とができ、ＣＰＵのコストの上昇を防止することができ
る。

第２図は、本発明の他の実施例を示したものである。第
２図において、構成要素が第１図と同じものである場合
には、第１図と同じ番号をつけである。本実施例におい
て前実施例と異なる点は、ページ番号を比較する比較器
１７がページ番号レジスタ１５と同数存在しており、こ
れら比較器１７の出力の論理和をとるＯＲゲート３２が
設けられていることと、ページ番号レジスタ群１４の各
ページ番号レジスタ１５ごとに優先度レジスタ３３が設
けられていることの２点である。ページ番号を比較する
比較器１７は、対応するページ番号レジスタ１５の保持
するページ番号が有効なものであって、しかも書込みの
発生した仮想アドレスのページ番号と一致している場合
に、その比較出力信号３４が、論理値“１″をとり、そ
のほかの場合には論理値“Ｏ″をとる。ＯＲゲート３２
はすべての比較器１７の出力の論理和を取ることによっ
て、ページ番号レジスタ１５のどれかに書込みの発生し
た仮想アドレスのページ番号と同じ有効なページ番号が
保持されていることを検出するものであり、その場合に
のみ、ＯＲゲートの出力３５は論理値“１パをとる。こ
のＯＲゲートの出力はマイクロ命令実行待ち発生回路２
０に入力される。優先度レジスタ３３は、すべてのペー
ジ番号レジスタ１５が有効なページ番号を保持している
ときに、それらのページ番号とは異なるページ番号を持
つ新たなページ番号に対して言込み要求が発生した場合
に、どのページ番号レジスタの内容を新しいページ番号
で置き換えるかを決定するための優先度を示す値を保持
するものである。

次に本実施例の動作について説明する。

最初に、ページ番号レジスタ群１４のすべてのページ番
号レジスタ１５の持つ有効ビット１６は、ページ番号レ
ジスタ１５の内容が無効であることを示す値、すなわち
論理値“０″に設定される。この時、優先度レジスタ３
３の値は何であってもよい。ｃＰｕにおいて主記憶への
書込み要求が発生すると、書込み要求の発生した仮想ア
ドレスのページ番号１２が、各比較器１７によってペー
ジ番号レジスタ群１４の保持しているすべてのページ番
号１８と比較される。

比較の結果、一致するものが存在しない場合は、ページ
フォルトが発生する可能性があることを示す。このとき
、すべての比較器１７の比較出力信号３４は論理値“Ｏ
ａｔをとり、したがってＯＲゲートの出力は論理値゛０
゛′をとる。これによりマイクロ命令実行待ち発生回路
２０はＣＰＩＪが次のマイクロ命令の実行を開始しない
ようにし、図示されない主記憶を制御するメモリコント
ロールユニットから正常に書込みが終了したか、あるい
はページフォルトが発生したかを示す応答が返るまで、
ＣＰＵの処理に待ちを発生させる。一致が検出されなか
った場合、仮想アドレスのページ番号１２は、ページ番
号レジスタ群１４のページ番号レジスタ１５のうち、有
効ビット１６が“０″であるページ番号レジスタのうち
の一つを選んでその中に保持される。

このとき、そのページ番号レジスタ１５に対応する有効
ビットは“１′°に設定され、優先度レジスタ３３の値
は、最も低い優先度を示す値に設定される。

そのほかのページ番号レジスタ１５に対応する優先度レ
ジスタの値はそれまでより１だけ優先度の高い値に再設
定される。有効ビット１６が“０”であるようなページ
番号レジスタ１５が存在しない場合には、ページ番号レ
ジスタ１５のうちで、対応する優先度レジスタ３３が最
も高い優先度を示す値を持っているものを選択し、そこ
に新しいページ番号１２を保持させる。主記憶からペー
ジを外部記憶に追い出すロールアウトの処理を行なう場
合には、そのページに対応するページ番号がページ番号
レジスタ群１４のページ番号レジスタ１５の中に保持さ
れているかどうかをチエツクする。もし保持されている
場合には、そのページ番号を保持しているページ番号レ
ジスタ１５の有効ビット１Ｂを“０″にする。これによ
り、ページ番号レジスタ群１４のページ番号レジスタ１
５のうち有効ビット１６が“１″であるページ番号レジ
スタ１５が保持しているページ番号は、主記憶中に存在
するページのページ番号であることが保証される。書込
み要求の発生した仮想アドレスのページ番号１２と同じ
ページ番号が、ページ番号レジスタ群１４のページ番号
レジスタ１５のうちの有効ビット１Ｂが“１′′である
ページ番号レジスタの保持しているページ番号１８の中
に存在するとき、ページ番号に対応するページが主記憶
中に存在することを意味する。このとき、ページ番号１
２と同じページ番号を保持しているページ番号レジスタ
１５に対応する比較器１７の比較出力３４は論理値“１
″をとり、ＯＲゲート３２の出力は論理値゛１″をとる
。この結果、マイクロ命令実行待ち発生回路２０はＣＰ
Ｕの実行サイクル中に待ちを発生させず、即座に次のマ
イクロ命令の実行を開始させる。

本実施例も、ページフォルトが発生する可能性がある場
合にのみ、マイクロ命令実行待ち発生回路２０を動作さ
せて、ＣＰＵの処理待ちを発生するため、前実施例と同
様にＣＰＵの待ちサイクルを著しく削減することができ
る。特に各ページ番号レジスタ１５毎に比較器１７が設
けられているため、マイクロ命令実行待ち発生回路２０
を起動するかしないかの判定を迅速に行なうことができ
る。なお、本構成は優先度レジスタ３３を持っていない
前実施例に適用しても同様の効果がある。

［発明の効果］ 以上記述した如く本発明のマイクロ命令実行制御方式に
よれば、仮想記憶機構を採用している計算機システムに
おいて、主記憶中に存在するページのうち、新たに書込
み要求の発生したページのページ番号のいくつかをＣＰ
Ｕ内部で記憶しておくことによって、次に書込み要求が
発生したときに、記憶しておいたページ番号と比較する
ことで主記憶中に必要なページが存在するかどうかを判
断できるようにしたものである。この方式は、従来知ら
れていたＣＰＵの状態の保存、回復による方式に比べて
、処理、ハードウェアともにはるかに単純でありながら
、書込み要求時に常に必要であったページフォルトの有
無の確認のためのＣＰＵの実行待ちサイクルを大幅に低
減することができ、ＣＰＵの処理効率を向上させること
ができる。

【図面の簡単な説明】

第１図は本発明のマイクロ命令実行制御方式を適用した
ＣＰＵの一実施例を示したブロック図、第２図は本発明
の他の実施例を示したブロック図、第３図は従来のマイ
クロ命令実行制御方式を適石した計算機システムの一例
を示したブロック図である。 １１・・・仮想アドレスレジスタ １４・・・ページ番号レジスタ群 １７・・・比較器 ２０・・・マイクロ命令実行待ち発生回路３２・・・Ｏ
Ｒゲート 代理人　弁理士　　則　近　憲　缶 周　　山王　− 第２図 第３図

Claims (1)

【特許請求の範囲】
1. ページング方式による仮想記憶機能を有し、且つ、主記
   憶への書き込みが正常に終了したかページフオルトが発
   生したかが明らかになるまでＣＰＵが次のマイクロ命令
   の実行に移らないようにするマイクロ命令の実行待ち発
   生機能を有した計算機システムにおいて、書き込みを行
   なつた仮想空間中のページのページ番号を保持する保持
   手段と、この保持手段に保持されたページ番号が有効か
   否かを示す表示手段と、前記保持手段によって保持され
   且つ前記表示手段が示す有効な全てのページ番号と仮想
   アドレスによって示されるページ番号とが一致するか否
   かを比較する比較手段と、この比較手段によって前記一
   致が検出されない時のみマイクロ命令の実行待ち発生機
   能を動作させる制御手段とを具備したことを特徴とする
   マイクロ命令実行制御方式。