JPH01258171A - 分散処理プロセサ用ダウンロード回路 - Google Patents
分散処理プロセサ用ダウンロード回路Info
- Publication number
- JPH01258171A JPH01258171A JP8635388A JP8635388A JPH01258171A JP H01258171 A JPH01258171 A JP H01258171A JP 8635388 A JP8635388 A JP 8635388A JP 8635388 A JP8635388 A JP 8635388A JP H01258171 A JPH01258171 A JP H01258171A
- Authority
- JP
- Japan
- Prior art keywords
- distributed processing
- data
- processing processors
- memory
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title claims abstract description 47
- 230000015654 memory Effects 0.000 claims abstract description 17
- 230000006870 function Effects 0.000 claims abstract description 5
- 230000004044 response Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は分散処理システムに関し、特に同一機能を有す
る分散処理７ｏセサへのプログラムおよびデータのダウ
ンロードに関する。
る分散処理７ｏセサへのプログラムおよびデータのダウ
ンロードに関する。
（従来の技術）
従来、この種の分散処理システムで社分散処理プロセサ
側にＲＯＭを有してプートローダプログラムを格納し、
各分散処理プロセサが独立にメインプロセサ側のメモリ
をアクセスしてプログラム、およびデータのロードを行
っていた。
側にＲＯＭを有してプートローダプログラムを格納し、
各分散処理プロセサが独立にメインプロセサ側のメモリ
をアクセスしてプログラム、およびデータのロードを行
っていた。
（発明が解決しようとする課題）
上述しｔ従来の分散処理プロセサのダウンロード回路で
は、各分散処理プロセサが独立にプログラムおよびデー
タを受取っている。
は、各分散処理プロセサが独立にプログラムおよびデー
タを受取っている。
そのため、プログラムおよびデータのロード時間が分散
処理プロセサの数に比例して増加すると云う欠点がある
。
処理プロセサの数に比例して増加すると云う欠点がある
。
本発明の目的は、各分散処理プロセサのデータ要求信号
の論理積出力管求め、論理積出力によりメモリの内容を
パス上に出力させ、同時にデータ要求信号の応答信号を
複数の分散処理プロセサに対して１本の信号線で通知す
ることにより上記欠点を除去し、分散処理１０セサの数
の増加に伴うロード時間の増加を抑制できるように構成
した分散処理プロセサ用ダウンロード回路を提供するこ
とにある。
の論理積出力管求め、論理積出力によりメモリの内容を
パス上に出力させ、同時にデータ要求信号の応答信号を
複数の分散処理プロセサに対して１本の信号線で通知す
ることにより上記欠点を除去し、分散処理１０セサの数
の増加に伴うロード時間の増加を抑制できるように構成
した分散処理プロセサ用ダウンロード回路を提供するこ
とにある。
（課題を解決するための手段）
本発明による分散処理プロセサ用ダウンロード回路はＡ
ＮＤゲートと、メモリとを具備して構成したものである
。
ＮＤゲートと、メモリとを具備して構成したものである
。
ＡＮＤゲートは、同一機能を有して処理を実行するため
の複数の分散処理プロセサから送出６′れるデータ要求
信号の論理積を得るためのものである。
の複数の分散処理プロセサから送出６′れるデータ要求
信号の論理積を得るためのものである。
メモリはプログラム、およびデータを格納し、論理積の
出力にＬり格納さ几た内容をバス上に出力するとともに
、データ要求信号の応答信号を１本の信号線で複数の分
散処理プロセサに出力するためのものである。
出力にＬり格納さ几た内容をバス上に出力するとともに
、データ要求信号の応答信号を１本の信号線で複数の分
散処理プロセサに出力するためのものである。
（実施例）
次に１本発明について図面を参照して説明する。
第１図は１本発明による分散処理プロセサ用ダウンロー
ド回路の一実施例を示すブロック図である。
ド回路の一実施例を示すブロック図である。
第１図において、１はメモリ、２〜４はそれぞれ分散処
理プロセサ、８はＡＮＤゲートである。
理プロセサ、８はＡＮＤゲートである。
メモリｌはプログラムおよびデータを格納し、分散処理
プロセサ２〜４はデータ要求信号をそれぞれ信号線５〜
７上に送出する構成要素であり、同一機能を有する。Ａ
ＮＤゲート８は、信号線５〜７上のデータ要求信号の論
理積を得て信号線９上に読出し要求信号として送出する
。
プロセサ２〜４はデータ要求信号をそれぞれ信号線５〜
７上に送出する構成要素であり、同一機能を有する。Ａ
ＮＤゲート８は、信号線５〜７上のデータ要求信号の論
理積を得て信号線９上に読出し要求信号として送出する
。
バス１０は構成要素としての分散処理プロセサ２〜４と
メモリｌとを接続する次めのもので、信号線９上の読出
し要求信号が送出されているときに信号線ｌｌ上のバス
使用許可信号によＶ。
メモリｌとを接続する次めのもので、信号線９上の読出
し要求信号が送出されているときに信号線ｌｌ上のバス
使用許可信号によＶ。
分散処理プロセサ２〜４をメモリ１へ接続する。
信号線ｌｌ上のバス使用許可信号はバッファを介して信
号線１２上に送出され、データ要求信号の応答信号とし
て分散処理プロセサに入力さｎる。信号線１３上の許可
信号が分散処理プロセサ２に加えられると１分散処理プ
ロセサ２からバス１０上にアドレスが出力される。
号線１２上に送出され、データ要求信号の応答信号とし
て分散処理プロセサに入力さｎる。信号線１３上の許可
信号が分散処理プロセサ２に加えられると１分散処理プ
ロセサ２からバス１０上にアドレスが出力される。
第２図は、第１図の各部の動作信号波形を示すタイミン
グチャートである。
グチャートである。
以下１本発明の詳細な説明する。
分散処理プロセサ２〜４がプログラム、およびデータを
必要とするとき１分散処理プロセサ２〜４から信号線５
〜７上へデータ要求信号が送出される。ＡＮＤゲート８
ではデータ要求信号の論理積をとり、読出し要求信号を
生成して信号線９上に出力する。
必要とするとき１分散処理プロセサ２〜４から信号線５
〜７上へデータ要求信号が送出される。ＡＮＤゲート８
ではデータ要求信号の論理積をとり、読出し要求信号を
生成して信号線９上に出力する。
信号線９を介して入力された読出し要求信号により、メ
モリｌはバス１０との接続準備完了を待ってバス使用許
可信号を信号線１１上に出力し、バス使用許可信号を信
号線１２上の応答信号として分散処理プロセサ２〜４に
通知する。
モリｌはバス１０との接続準備完了を待ってバス使用許
可信号を信号線１１上に出力し、バス使用許可信号を信
号線１２上の応答信号として分散処理プロセサ２〜４に
通知する。
分散処理プロセサ２〜４のうち、信号線１３上の許可信
号によって代表と指定された分散処理プロセサ２のみが
メモリｌに対するアドレス信号をバスｌＯに出力する。
号によって代表と指定された分散処理プロセサ２のみが
メモリｌに対するアドレス信号をバスｌＯに出力する。
バスｌＯ上のアドレス信号に従って、メモリｌは当該ア
ドレスに格納されているデータをバス１０上に出力する
。
ドレスに格納されているデータをバス１０上に出力する
。
分散処理プロセサ２〜４は信号線１２上の応答信号の後
端でバス１０上のデータを引取り、信号線５〜７上のデ
ータ要求信号をオフにする。
端でバス１０上のデータを引取り、信号線５〜７上のデ
ータ要求信号をオフにする。
以上の動作を繰返すことにより、ダウンロードを完了す
る。
る。
なお１本実施例では分散処理プロセサの数を３にして説
明したが、分散処理プロセサの数量が増加した場合にも
同様の制御が可能なことは明らかである。
明したが、分散処理プロセサの数量が増加した場合にも
同様の制御が可能なことは明らかである。
（発明の効果）
以上説明したように本発明は、各分散処理プロセサに対
して同時にプログラムおよびデータをロードすることに
よＶ１分散処理プロセサの数量の影響をほとんど受けず
にロード時間を短縮できると云う効果がある。
して同時にプログラムおよびデータをロードすることに
よＶ１分散処理プロセサの数量の影響をほとんど受けず
にロード時間を短縮できると云う効果がある。
第１図は１本発明による分散処理プロセサ用ダウンロー
ド回路の一実施例を示すブロック図である。 第２図は、第１図の各部における動作信号波形を示すタ
イミングチャートである。 １・・・メモリ ２〜４・・・分散処理プロセサ ８・・・ＡＮＤゲート ５〜７，９．１１〜１３・・・信号線 ｌ Ｏ・・・ノくス 特許出願人 日本電気株式会社
ド回路の一実施例を示すブロック図である。 第２図は、第１図の各部における動作信号波形を示すタ
イミングチャートである。 １・・・メモリ ２〜４・・・分散処理プロセサ ８・・・ＡＮＤゲート ５〜７，９．１１〜１３・・・信号線 ｌ Ｏ・・・ノくス 特許出願人 日本電気株式会社
Claims (1)
- 同一機能を有して処理を実行するための複数の分散処理
プロセサから送出されるデータ要求信号の論理積を得る
ためのＡＮＤゲートと、プログラムおよびデータを格納
し、前記論理積の出力により前記格納された内容をバス
上に出力するとともに、前記データ要求信号の応答信号
を１本の信号線で前記複数の分散処理プロセサに出力す
るためのメモリとを具備して構成したことを特徴とする
分散処理プロセサ用ダウンロード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086353A JP2740183B2 (ja) | 1988-04-08 | 1988-04-08 | 分散処理プロセサ用ダウンロード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086353A JP2740183B2 (ja) | 1988-04-08 | 1988-04-08 | 分散処理プロセサ用ダウンロード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258171A true JPH01258171A (ja) | 1989-10-16 |
| JP2740183B2 JP2740183B2 (ja) | 1998-04-15 |
Family
ID=13884518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086353A Expired - Lifetime JP2740183B2 (ja) | 1988-04-08 | 1988-04-08 | 分散処理プロセサ用ダウンロード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740183B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216284A (ja) * | 1999-11-25 | 2001-08-10 | Denso Corp | 電子制御装置 |
| JPWO2007097060A1 (ja) * | 2006-02-24 | 2009-07-09 | シャープ株式会社 | マルチプロセッサシステムおよびそれを備えた表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730012A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Program loading system |
| JPS60205632A (ja) * | 1984-03-29 | 1985-10-17 | Nec Corp | デ−タ処理装置のプログラム・ロ−デイング方式 |
-
1988
- 1988-04-08 JP JP63086353A patent/JP2740183B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730012A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Program loading system |
| JPS60205632A (ja) * | 1984-03-29 | 1985-10-17 | Nec Corp | デ−タ処理装置のプログラム・ロ−デイング方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216284A (ja) * | 1999-11-25 | 2001-08-10 | Denso Corp | 電子制御装置 |
| JPWO2007097060A1 (ja) * | 2006-02-24 | 2009-07-09 | シャープ株式会社 | マルチプロセッサシステムおよびそれを備えた表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2740183B2 (ja) | 1998-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2571067B2 (ja) | バスマスタ | |
| JP2628079B2 (ja) | マルチプロセサシステムにおけるダイレクト・メモリ・アクセス制御装置 | |
| JPH0122940B2 (ja) | ||
| JPH01258171A (ja) | 分散処理プロセサ用ダウンロード回路 | |
| GB2412767A (en) | Processor with at least two buses between a read/write port and an associated memory with at least two portions | |
| JPS63184155A (ja) | マルチプロセツサシステムのダウンロ−ド方式 | |
| JPH01147651A (ja) | マルチプロセッサシステム | |
| JPS62168257A (ja) | メモリを共用するマルチプロセツサシステム | |
| JP3211694B2 (ja) | マルチプロセッサ接続方式 | |
| JPS5844426Y2 (ja) | プロセッサ間情報転送装置 | |
| JP2555580B2 (ja) | 記憶装置制御方式 | |
| JPH0333951A (ja) | マイクロコンピュータシステム | |
| JPH0310355A (ja) | 共通バス優先制御方法 | |
| JPH01191964A (ja) | メモリバスデータ転送方法 | |
| JPH05265932A (ja) | バス制御方式 | |
| JPH0113575B2 (ja) | ||
| JPS63251846A (ja) | 記憶装置制御システム | |
| JPS63133257A (ja) | マルチプロセサ方式 | |
| JPS63145556A (ja) | キヤツシユメモリデ−タ転送方式 | |
| JPH0362249A (ja) | データ処理装置 | |
| JPH02199556A (ja) | ファイル装置のダンプ方式 | |
| JPS59127153A (ja) | プログラム・ロ−デイング処理方式 | |
| JPH0762834B2 (ja) | 記憶装置制御方式 | |
| JPH01251156A (ja) | デュアルポートメモリ回路 | |
| JPH03204755A (ja) | データ転送装置 |