JPH01147651A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 アドレスおよびデータを伝送する共通バスを用いるマル
チプロセッサシステムにおける共通バスアクセス方式に
関し、 アクセスに時間を要するプロセッサ間の通信に基づくバ
スサイクルの低下を□、ハードウェアの増加と制御の複
雑化を招くことなく防止することを目的とし、 それぞれのプロセッサには他のプロセッサによってアク
セスされていることを示すアクセス表示信号を発生する
アクセス表示信号発生手段を設け、このアクセス表示信
号発生手段から当該プロセッサが他のプロセッサからア
クセスされていることを示すアクセス表示信号が出力さ
れているときには上記バス使用許可信号の受信およびバ
ス獲、得要求信号の送出を阻止するように構成した。

〔産業上の利用分野〕

アドレスおよびデータを伝送する共通バスを用いるマル
チプロセッサシステムにおける共通バスアクセス方式に
関する。

〔従来の技術〕

第３図はアドレスおよびデータを伝送する共通バスアク
セス方式に適用される従来のプロセッサの構成を示すも
のである。

共通バス２には複数のプロセッサ１１＊１２＊・・・・
・１ｍおよび主記憶装置４などが接続されており、これ
らプロセッサからの共通バス２へのアクセスの制御はバ
ス制御装置３によって行われる。上記複数のプロセッサ
１１．１２．・・・・・−・・１ｍはいずれも実質的に
同一の構成を有しており、この図には１つのプロセッサ
１．についてのみその構成を具体的に示しである。

このプロセッサ１．を他のプロセッサ例えば１ｍがアク
セスするために、共通バス２上にこのプロセッサ１．を
指定するコードおよびアクセスするレジスタ１１１．１
１２．１１　ｎを指定するコードを含むアクセスアドレ
スをプロセッサ１ｍが送出すると、プロセッサ１１はこ
れを受信して受信トライステートバッファ２０からアド
レスバッファ２１にストアする。

デコーダ２２はこのアドレスバッファにストアされてい
るアクセスアドレスをデコードして他のプロセッサに返
送すべきデータを格納しているレジスタ１１．．１１□
、−・−１Ｉ　ｎにそれぞれ対応して設けられた出力端
子２２．．２２□、・・・・　２２ｎからの出力をアン
ド回路２３３．２３２．・・・・−２３ｎの一方の入力
端子に供給するが、このアンド回路２３、．２３．、−
・−２３ｎの他方の入力端子にはタイミング回路Ｔから
タイミング信号ＴＧが並列に供給されており、したがっ
て、選択されたレジスタからこのタイミング信号の存在
する期間にデータが読出される。

同時に、上記デコーダ２２の出力端子２２゜からは、こ
の選択されたレジスタから読出されたデータを内部バス
１３に送出するようにマルチプレクサ１２を切替える切
替信号が出力されており、これによって、読出されたデ
ータはマルチプレクサ１６の一方の入力端子に送られる
。

他のプロセッサからアクセスが要求されている場合には
、バスコントローラ２５はマルチプレクサ１６を上記内
部バス１３からの人力が送信側のトライステートバッフ
ァ１７に送出されるように切替えており、これによって
選択されたレジスタからのデータは共通バス２上に出力
され、このプロセッサ１．にアクセスした他のプロセッ
サ１ｍによっては受信される。

もし、このプロセッサ１１が共通バス２を介して主記憶
装置４あるいは他のプロセッサ例えば１２にアクセスす
る場合には、上記バスコントローラ２５はマルチプレク
サ１４および１６を切替えて、アドレスバッファ１８が
格納しているアクセスすべきプロセッサおよび読出すべ
きレジスタを指定するアドレスがマルチプレクサ１４、
内部バス１５および前記のマルチプレクサ１６を経てト
ライステートバッファ１７から共通バス２に送出される
。

そして、例えば他のプロセッサあるいは主記憶装置４へ
の書込みであれば、バスコントローラ２５は次に上記マ
ルチプレクサ１４を切替え、データバッファ１９に格納
されていた書込むべきデータを上記したと同様に共通バ
ス２上に送出し、主記憶のプロセッサあるいは主記憶装
置４によって受信されるようにする。

このプロセッサ１１からのアクセスが他のプロセッサあ
るいは主記憶装置からのデータの書込みを行うためのも
のであれば、上記のアクセスアドレスの送出に対して他
のプロセッサあるいは主記憶装置４から返送されてきた
データを共通バス２から受信側のトライステートバッフ
ァ２０を経てレジスタ１１．、１１２．・−・・・ｌｌ
ｎに転送し、上記タイミング回路Ｔからのタイミング信
号ＴＧによって所定のレジスタへの書込みを行う。

〔発明が解決しようとする問題点〕

上記のように、他のプロセッサ１１１２＋　・　１ｎお
よび主記憶装置４などが接続されている共通バス２を介
して他のプロセッサ例えば１ｍからアクセスされた場合
には、マルチプレクサ１６はマルチプレクサ１２からの
内部バス１３からのデータを出力する状態にあり、また
、このプロセッサ１１　自体が共通バス２にアクセスす
る場合には、このマルチプレクサ１６はマルチプレクサ
１４からの内部バス１５からのデータを出力するように
切替られる。

したがって、あるプロセッサ例えば１．が共通バス２を
介して他のプロセッサ１ｍからアクセスされた直後にこ
の共通バスを使用する場合には、マルチプレクサ１６を
内部バス１３側から内部バス１５側に切替える必要があ
り、この切替えのための時間を要する欠点があった。

この切替えの所要時間を短縮するためにはこの切替えを
高速化すればよいが、ハードウェアの量が大幅に増加す
るばかりでなく、制御も複雑化するために実際的な解決
方法としては望ましいものでなかった。

そこで別の方法として、プロセッサ間の通信時には、プ
ロセッサ間のデータ転送に必要なサイクルより上記マル
チプレクサの切替期間だけ余分に共通バスを占有させる
ことが行われたが、アクセスされたプロセッサがその直
後に共通バスのアクセスを行うとは限らず、この余分な
期間に他のプロセッサが共通バスにアクセスするのを不
必要に排除する結果となっていた。

上記のようなプロセッサ間の通信はプロセッサと主記憶
装置間の通信に比べてその頻度は低いが、共通バスのバ
スサイクルは最も所要時間の長いアクセスにも支障がな
いように定める必要があるため、上記のようなプロセッ
サ間の通信に必要なバスサイクルによって遅いバスサイ
クルを用いることになり、上記のマルチプレクサの切替
がシステムとしての性能を低下させる原因になっていた
。

本発明は、アクセスに時間を要するプロセッサ間の通信
に基づくバスサイクルの低下を、ハードウェアの増加と
制御の複雑化を招くことなく防止することを目的とする
。

〔問題点を解決するための手段〕

第１図の原理的実施例に示すように、少なくとも複数の
プロセッサ１．．１２．　　・−１ｍが接続された共通
バス２を有し、これらプロセッサがこの共通バスを介し
てこの共通バスに接続されている他のプロセッサなどに
アクセスする際には、バス制御装置３からのバス使用許
可信号が存在することを条件としてこのバス制御装置に
対してバス獲得要求信号を送出し、その後この共通バス
にアクセスするように構成されているマルチプロセッサ
システムにおいて、 上記それぞれのプロセッサには、他のプロセッサによっ
てアクセスされていることを示すアクセス表示信号を発
生する例えばタイミング回路５、アンド回路６、インバ
ータ７を含むアクセス表示信号発生手段を設け、このア
クセス表示信号発生手段から当該プロセッサが他のプロ
セッサからアクセスされていることを示すアクセス表示
信号が出力されているときには上記バス使用許可信号の
受信およびバス獲得要求信号の送出を阻止するようにし
た。

〔作　ｍ： 各プロセッサは共通バス２から受信した他のバスマスク
からのアクセス要求先を指定するアドレスをアドレスバ
ッファ２１にセットし、デコーダ２２でこのアドレスを
デコードして自己のプロセッサがアクセスされたことを
識別するとこのデコーダから自己のプロセッサがアクセ
スされていることを示す信号２２゜を出力し、タイミン
グ回路５からのアクセスサイクル中であることを示すタ
イミング信号ＴＧ２との論理積をアンド回路６でとるこ
とによって他のプロセッサによってアクセスされている
ことを示すアクセス表示信号ＡＣＣを発生する。

このアクセス表示信号が出力されているときには、イン
バータ７を介して反転されたこの信号によって、アンド
回路８を遮断してバスコントローラ２５からのバス制御
装置３に対するバス獲得要求信号ＲＥＱの送出を阻止し
、同時にアンド回路９を遮断してバス制御装置３からの
バス使用許可信号ＲＥＱＥＮの受信を阻止する。

〔実施例〕

第１図の実施例の説明図においては、第３図について説
明した従来例における構成要素に対応する構成要素には
同一の符号を付してあり、アンド回路６，８．９および
インバータ７が第３図の従来例に付加されており、また
第３図のタイミング回路２４に代えて第２のタイミング
信号ＴＧ２を発生するタイミング回路５が設けられてい
る。

デコーダ２２によって他のプロセッサからアクセスされ
ていることを示す切替出力２２゜が出力されていて第２
のタイミング信号ＴＧ２がタイミング回路５から出力さ
れている期間中、アンド回路６からの出力は“１”レベ
ルになり、インバータ７を介してアンド回路８の入力端
子の一方に印加される電圧レベルが“０”になるので、
バスコントローラ２５からバス獲得要求信号ＲＥＱ’が
出力されてもこのバス獲得要求信号はバス制御装置３に
は到達しない。

また、上記のようにインバータ７の出力が“０”の期間
中はこのインバータ出力によってアンド回路９が遮断状
態になるので、バス制御装置３からのバス使用許可信号
ＲＥＱＥＮが到来してもこのアンド回路９によって遮断
されそバスコントローラ２°５にはバス使用許可信号Ｒ
ＥＱＥＮ’は到来せず、したがってこのプロセッサはバ
スを使用することができない。

第２図は本発明による共通バスアクセス方式のタイムチ
ャートを示すもので、プロセッサ１、がプロセッサ１□
のレジスタをリードした直後に、このプロセッサ１２が
バス使用要求を行った場合の動作を示すものである。

バス制御装置３からのバス使用許可信号ＲＥＱεＮは、
プロセッサ１１．１２．　　　・１ｍのいずれもが共通
バス２にアクセスしていない期間中、これらのプロセッ
サのすべてに対してバスの使用を許可する“１”レベル
の電位を保っているが、＃２のバスサイクルにおいてプ
ロセッサ１１がプロセッサ１□のレジスタをリードする
ためにバス要求信号ＲＥＱ’を送出するとこのバス使用
許可信号ＲＥＱＥＮの電位を“０”レベルとする。

そして、このプロセッサ１１は次の＃３のバスサイクル
期間に、アクセスすべきプロセッサ１□とそのリードす
るレジスタとを指定するアドレスを共通バス上に送出し
、プロセッサ１□は続く＃４のバスサイクル期間にこの
アドレスをデコードすることによって得られた自己のプ
ロセッサがアクセスされていることを示す信号２２゜と
タイミング回路５からのタイミング信号ＴＧ２との論理
積をとるアンド回路６からの出力によってアクセス表示
信号ＡＣＣを出力し、同時に所要のレジスタからのデー
タは共通バス上に送出されてプロセッサ１、はこのデー
タを取込む。

なお、この＃４のバスサイクルにおいてはプロセッサ１
．のバス獲得が終了していることから、バス制御装置３
は前記のバス使用許可信号ＲＥＱＥＮを、“ｌ”レベル
に戻す。

この＃４のバスサイクル期間中にプロセッサ１２のバス
コントローラ２５からバス獲得要求信号ＲＥＱ’を送出
すると、この期間中タイミング回路５から出力されてい
る第２のタイミング信゛号ＴＧ２と上記自己のプロセッ
サがアクセスされていることを示すデコーダ出力２２．
とのアンド回路６による論理積であるアクセス表示信号
ＡＣＣの“１”レベルの信号がインバータ７を介した“
０”レベルの電位としてアンド回路８の一方の入力端子
に供給されるので、このバス獲得要求信号ＲＥＱ’はバ
ス制御装置３に転送されない。

次の＃５のバスサイクルにおいては、デコーダ２２のア
クセスされていることを示すデコーダ出力２２゜がアク
セス終了のために０″′となっているため上記アクセス
表示信号ＡＣＣは“０”となり、インバータ７によって
“１”に反転されたこの信号がアンド回路８の一方の入
力端子に供給されるために、バスコントローラ２５から
のバス獲得要求信号ＲＥＱ’はバス制御装置３に対して
バス獲得要求信号ＲＥＱとして送出され、これによって
次の＃６のバスサイクル期間には、アクセスすべきプロ
セッサ例えば１ｍとそのリードすべきレジスタとを指定
するアドレスを共通バス２上に送出する。

〔発明の効果〕 本発明によれば、ソフトウェアによる制御を必要とせず
、僅かな構成要素を付加するだけでアクセスに時間を要
するプロセッサ間の通信に基づくバスサイクルの低下を
防止し得るという格別の効果が達成できる。

【図面の簡単な説明】

第１図は本発明による共通バスアクセス方式の実施例を
示す図、 第２図はその動作を説明するためのタイムチャー第３図
は従来の共通バスアクセス方式を示す図である。 １３．１　ｚ、−−−１ｎは複数のプロセッサ、２は共
通バス、３はバス制御装置であり、タイミング回路５、
アンド回路６、インバータ７はアクセス表示信号発生手
段の構成要素である。

Claims (1)

1. 【特許請求の範囲】 少なくとも複数のプロセッサ（１＿１、１＿２、………
   １＿ｍ）が接続された共通バス（２）を有し、これらプ
   ロセッサがこの共通バスを介してこの共通バスに接続さ
   れている他のプロセッサなどにアクセスする際には、バ
   ス制御装置（３）からのバス使用許可信号（ＲＥＱＥＮ
   ）が存在することを条件としてこのバス制御装置に対し
   てバス獲得要求信号（ＲＥＱ）を送出し、その後この共
   通バスにアクセスするように構成されているマルチプロ
   セッサシステムにおいて、 上記それぞれのプロセッサは、他のプロセッサによって
   アクセスされていることを示すアクセス表示信号（ＡＣ
   Ｃ）を発生するアクセス表示信号発生手段（５、６、７
   ）を備え、このアクセス表示信号発生手段からプロセッ
   サが他のプロセッサからアクセスされていることを示す
   上記のアクセス表示信号が出力されているときには上記
   バス使用許可信号の受信およびバス獲得要求信号の送出
   を阻止するようにしたことを特徴とする共通バスアクセ
   ス方式。