JPH01258447A - 混成集積回路の積層厚膜基板 - Google Patents
混成集積回路の積層厚膜基板Info
- Publication number
- JPH01258447A JPH01258447A JP63086527A JP8652788A JPH01258447A JP H01258447 A JPH01258447 A JP H01258447A JP 63086527 A JP63086527 A JP 63086527A JP 8652788 A JP8652788 A JP 8652788A JP H01258447 A JPH01258447 A JP H01258447A
- Authority
- JP
- Japan
- Prior art keywords
- stitch
- lands
- adjacent
- chip
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、裸の半導体チップを搭載し、このチップの電
極と配線パターンのステッチランドとをボンディングワ
イヤで接続して混成集積回路を形成するのに用いる積層
厚膜基板に関する。
極と配線パターンのステッチランドとをボンディングワ
イヤで接続して混成集積回路を形成するのに用いる積層
厚膜基板に関する。
従来の混成集積回路の積層厚膜基板は、第２図（ａ）の
部分平面図、および同図（ａ）のＡ−Ａ断面図の同図（
ｂ）に示すように、印刷された基板の数枚を重ね合せ一
括焼成し、最上層に半導体チップの搭載ランドおよび、
ステッチランド３が設けられているものであった。そし
て、搭載ランド上に裸の半導体チップ（ペアチップ）２
を搭載し、このチップ上の電極と、ステッチランド３と
の間を金のボンディングワイヤ４で接続して混成集積回
路を形成しておった。
部分平面図、および同図（ａ）のＡ−Ａ断面図の同図（
ｂ）に示すように、印刷された基板の数枚を重ね合せ一
括焼成し、最上層に半導体チップの搭載ランドおよび、
ステッチランド３が設けられているものであった。そし
て、搭載ランド上に裸の半導体チップ（ペアチップ）２
を搭載し、このチップ上の電極と、ステッチランド３と
の間を金のボンディングワイヤ４で接続して混成集積回
路を形成しておった。
上述した従来の積層厚膜基板では、最上層に搭載ランド
があり、また、ペアチップとの間のボンディングワイヤ
接続用ステッチランドも最上層に設けである。ところが
、端子数の多いペアチップのワイヤポンディングでは、
隣接するステッチランド間に、絶縁に必要な距離をとる
ためには、ステッチランドをペアチップから離れた位置
に設けてステッチランドどうしの間隔を広げるか、スチ
ッチランド自体の幅をせまくするかにより対策をたてて
きたが、前者のペアチップからの距離を長くとると、第
２図（ｂ）のようにボンディングワイヤ４のだれにより
他ワイヤとの接触およびペアチップとの接触などの不良
及び不良予備軍を発生させる原因となり、また、後者の
ステッチランドの幅をせまくすると、自動ワイヤポンデ
ィングにおいて、ステッチランドからはずれてポンディ
ング離れ、あるいはポンディングのルーズコンタクトの
可能性が生じ、やはり、不良あるいは不良予備軍の発生
の元となっていた。
があり、また、ペアチップとの間のボンディングワイヤ
接続用ステッチランドも最上層に設けである。ところが
、端子数の多いペアチップのワイヤポンディングでは、
隣接するステッチランド間に、絶縁に必要な距離をとる
ためには、ステッチランドをペアチップから離れた位置
に設けてステッチランドどうしの間隔を広げるか、スチ
ッチランド自体の幅をせまくするかにより対策をたてて
きたが、前者のペアチップからの距離を長くとると、第
２図（ｂ）のようにボンディングワイヤ４のだれにより
他ワイヤとの接触およびペアチップとの接触などの不良
及び不良予備軍を発生させる原因となり、また、後者の
ステッチランドの幅をせまくすると、自動ワイヤポンデ
ィングにおいて、ステッチランドからはずれてポンディ
ング離れ、あるいはポンディングのルーズコンタクトの
可能性が生じ、やはり、不良あるいは不良予備軍の発生
の元となっていた。
本発明の積層厚膜基板は、隣接するステッチランドを積
層基板の異なる層の基板上に設けることにより、従来必
要であったステッチランド間の平面距離を零にすること
ができ、よって、ボンディングワイヤによる接続相手の
半導体チップの方にそれぞれのステッチランドを近付け
ることができ、短いボンディングワイヤでの接続が可能
となって、従来の長いボンディングワイヤのために生じ
た数々の欠点をなくすことができる。
層基板の異なる層の基板上に設けることにより、従来必
要であったステッチランド間の平面距離を零にすること
ができ、よって、ボンディングワイヤによる接続相手の
半導体チップの方にそれぞれのステッチランドを近付け
ることができ、短いボンディングワイヤでの接続が可能
となって、従来の長いボンディングワイヤのために生じ
た数々の欠点をなくすことができる。
つぎに本発明を実施例により説明する。
第１図（ａ）は本発明の一実施例に半導体チップを搭載
した状態の部分平面図、同図（ｂ）は同図（ａ）のＡ−
Ａ断面図である。第１図（ａ）、 （ｂ）において、上
面に配線パターンが印刷された厚膜基板の５枚が重ね合
わされ一括焼成されて積層厚膜基板が形成されている。
した状態の部分平面図、同図（ｂ）は同図（ａ）のＡ−
Ａ断面図である。第１図（ａ）、 （ｂ）において、上
面に配線パターンが印刷された厚膜基板の５枚が重ね合
わされ一括焼成されて積層厚膜基板が形成されている。
この積層基板の上面の搭載ランドに半導体チップ２がマ
ウントされ、チップ２の電極と基板上のステッチランド
の間はボンディングワイヤ４により接続されている。し
かして、半導体チップ２を囲むようにして形成されてい
る多数のステッチランドは、隣り合うどうしが積層基板
の異なる層に設けられている。すなわち、上層ステッチ
ランド３ａは隣り合う一つ置きに最上層の基板上に設け
られており、ステッチランド８ａに隣接する次層ステッ
チランド８ｂは、最上層基板にあけられている溝穴の底
部に上面を露出した上から２番目の層の基板上の前記露
出部に設けられている。したがって、隣り合うどうしの
ステ、チランド３ａ、３ｂは、ステッチランド間の平面
間隔が不要となり、半導体チップに近付けることができ
るので、ボンディングワイヤも短くて済み、ボンディン
グワイヤの垂れによる接触事故、断線、あるいは寄生イ
ンダクタンスによる性能低下などがなくなる。
ウントされ、チップ２の電極と基板上のステッチランド
の間はボンディングワイヤ４により接続されている。し
かして、半導体チップ２を囲むようにして形成されてい
る多数のステッチランドは、隣り合うどうしが積層基板
の異なる層に設けられている。すなわち、上層ステッチ
ランド３ａは隣り合う一つ置きに最上層の基板上に設け
られており、ステッチランド８ａに隣接する次層ステッ
チランド８ｂは、最上層基板にあけられている溝穴の底
部に上面を露出した上から２番目の層の基板上の前記露
出部に設けられている。したがって、隣り合うどうしの
ステ、チランド３ａ、３ｂは、ステッチランド間の平面
間隔が不要となり、半導体チップに近付けることができ
るので、ボンディングワイヤも短くて済み、ボンディン
グワイヤの垂れによる接触事故、断線、あるいは寄生イ
ンダクタンスによる性能低下などがなくなる。
以上説明したように本発明は、隣接するステ。
チランドがたがいちがいに少なくとも２層以上に分かれ
ていることにより全ステッチランドの横の幅の総計が格
段に縮小でき、ボンディングワイヤの長さを短かくする
ことができ、不良発生の要因を根絶し、更にペアチップ
による専有面積を極端に小さくすることができるという
効果がある。
ていることにより全ステッチランドの横の幅の総計が格
段に縮小でき、ボンディングワイヤの長さを短かくする
ことができ、不良発生の要因を根絶し、更にペアチップ
による専有面積を極端に小さくすることができるという
効果がある。
第１図（ａ）は本発明の一実施例に半導体チップを搭載
した部分平面図、同図（ｂ）は同図（ａ）のＡ−Ａ断面
図、第２図（ａ）、 （ｂ）はそれぞれ第１図の（ａ）
、 （ｂ）に対応する従来例の平面図と断面図である。 １・・・・・・積層基板、２・・・・・・半導体チップ
、３・・・・・・ステッチランド、３ａ・・・・・・上
層ステッチランド、３ｂ・・・・・・次層ステッチラン
ド、４・・・・・・ボンディングワイヤ。 代理人 弁理士 内 原 音
した部分平面図、同図（ｂ）は同図（ａ）のＡ−Ａ断面
図、第２図（ａ）、 （ｂ）はそれぞれ第１図の（ａ）
、 （ｂ）に対応する従来例の平面図と断面図である。 １・・・・・・積層基板、２・・・・・・半導体チップ
、３・・・・・・ステッチランド、３ａ・・・・・・上
層ステッチランド、３ｂ・・・・・・次層ステッチラン
ド、４・・・・・・ボンディングワイヤ。 代理人 弁理士 内 原 音
Claims (1)
- 上部露出面に、半導体チップを固着するチップ搭載ラ
ンドおよび前記チップの電極に一端を接続したボンディ
ングワイヤの他端を接続するステッチランドとが設けら
れている積層厚膜基板において、前記ステッチランドは
、隣り合うどうしが段差をもった異なる層の基板に分け
て設けられていることを特徴とする混成集積回路の積層
厚膜基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086527A JPH01258447A (ja) | 1988-04-08 | 1988-04-08 | 混成集積回路の積層厚膜基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086527A JPH01258447A (ja) | 1988-04-08 | 1988-04-08 | 混成集積回路の積層厚膜基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258447A true JPH01258447A (ja) | 1989-10-16 |
Family
ID=13889462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086527A Pending JPH01258447A (ja) | 1988-04-08 | 1988-04-08 | 混成集積回路の積層厚膜基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465882B1 (en) * | 2000-07-21 | 2002-10-15 | Agere Systems Guardian Corp. | Integrated circuit package having partially exposed conductive layer |
-
1988
- 1988-04-08 JP JP63086527A patent/JPH01258447A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465882B1 (en) * | 2000-07-21 | 2002-10-15 | Agere Systems Guardian Corp. | Integrated circuit package having partially exposed conductive layer |
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