JPH0236285Y2 - - Google Patents
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- JPH0236285Y2 JPH0236285Y2 JP1989004517U JP451789U JPH0236285Y2 JP H0236285 Y2 JPH0236285 Y2 JP H0236285Y2 JP 1989004517 U JP1989004517 U JP 1989004517U JP 451789 U JP451789 U JP 451789U JP H0236285 Y2 JPH0236285 Y2 JP H0236285Y2
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- Japan
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- conductor
- plane
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- conductors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
Description
【考案の詳細な説明】
本考案は、薄い絶縁層により相互に離隔された
少くとも2つの導体プレーンを有し、少くとも1
つの上記プレーン中に接点ピンへの導体を有して
いる、集積半導体回路のための多層セラミツク基
板に係る。
少くとも2つの導体プレーンを有し、少くとも1
つの上記プレーン中に接点ピンへの導体を有して
いる、集積半導体回路のための多層セラミツク基
板に係る。
半導体チツプ上に於ける半導体構成素子及び半
導体回路の数が益々増加するために、そのような
半導体チツプを装着するための基板についても
益々多くの要求が成されている。特に、基板上に
配置されて接点ピンに導かれる信号プレーンに関
して、益々多くの問題が生じており、例えば、信
号導体間の誘導結合の問題、並びに極めて近接し
て配置され、薄い絶縁層により離隔されており、
ブランケツト状導体として設計されている基準電
圧プレーンによる信号導体の高い容量性負荷の問
題等がある。
導体回路の数が益々増加するために、そのような
半導体チツプを装着するための基板についても
益々多くの要求が成されている。特に、基板上に
配置されて接点ピンに導かれる信号プレーンに関
して、益々多くの問題が生じており、例えば、信
号導体間の誘導結合の問題、並びに極めて近接し
て配置され、薄い絶縁層により離隔されており、
ブランケツト状導体として設計されている基準電
圧プレーンによる信号導体の高い容量性負荷の問
題等がある。
それらの信号導体は例えば0.1mm又はそれ以下
の幅を有し、信号導体間の間隔は例えば2.5乃至
0.1mm又はそれ以下であり、絶縁層の厚さは例え
ば1乃至2μmであると仮定され得る。この様な
条件の下では、信号導体間の誘導結合及び基準電
圧プレーンによる容量性負荷の効果はもはや無視
し得ない。
の幅を有し、信号導体間の間隔は例えば2.5乃至
0.1mm又はそれ以下であり、絶縁層の厚さは例え
ば1乃至2μmであると仮定され得る。この様な
条件の下では、信号導体間の誘導結合及び基準電
圧プレーンによる容量性負荷の効果はもはや無視
し得ない。
本考案の目的は、この様な信号導体間の誘導結
合及び容量性結合を相当に現象させ又は実際的に
除くことである。
合及び容量性結合を相当に現象させ又は実際的に
除くことである。
上記目的は、本考案に従つて、上述の型の多層
セラミツク基板に於て、信号導体を有する導体プ
レーンに平行な導体プレーン中に、上記信号導体
の経路に沿つて上記信号導体の両側に伸び、そし
て両端部に於て電気的に相互接続された分岐部を
有する短絡ループを設けることによつて達成され
る。
セラミツク基板に於て、信号導体を有する導体プ
レーンに平行な導体プレーン中に、上記信号導体
の経路に沿つて上記信号導体の両側に伸び、そし
て両端部に於て電気的に相互接続された分岐部を
有する短絡ループを設けることによつて達成され
る。
2つの導体プレーンの一方が基準電圧プレーン
であることが好ましい。しかしながら、本考案に
於ては、一般的には、複数の信号プレーンと、
各々の信号プレーン間に配置されて接点ピンの方
向へ信号導体と平行に延びている短絡ループを有
する基準電圧プレーンとが設けられる。
であることが好ましい。しかしながら、本考案に
於ては、一般的には、複数の信号プレーンと、
各々の信号プレーン間に配置されて接点ピンの方
向へ信号導体と平行に延びている短絡ループを有
する基準電圧プレーンとが設けられる。
1つの基準電圧プレーン又は第1基準電圧プレ
ーンが直接基板上に配置されると、特に有利であ
る。しかしながら、第1信号プレーンを直接基板
上に配置することも可能である。
ーンが直接基板上に配置されると、特に有利であ
る。しかしながら、第1信号プレーンを直接基板
上に配置することも可能である。
次に図面を参照して、本考案をその一実施例に
ついて更に詳細に説明する。
ついて更に詳細に説明する。
第1図は信号プレーン1の導体の一部を示して
いる。第1図は、製造プロセス中に接点ピンをは
んだ付けするために用いられる多数のはんだ接点
パツド2を示している。この導体プレーンは直接
セラミツク基板上に付着されることが出来、通常
はクロム−銅−クロムの積層体より成る。その様
な導体プレーンの厚さは、一般的には略4乃至
8μmである。第1図は又、接点パツド2に導か
れている多数の導体即ち信号導体3,4及び5等
を示している。
いる。第1図は、製造プロセス中に接点ピンをは
んだ付けするために用いられる多数のはんだ接点
パツド2を示している。この導体プレーンは直接
セラミツク基板上に付着されることが出来、通常
はクロム−銅−クロムの積層体より成る。その様
な導体プレーンの厚さは、一般的には略4乃至
8μmである。第1図は又、接点パツド2に導か
れている多数の導体即ち信号導体3,4及び5等
を示している。
好ましくは、ポリイミドから成る薄い絶縁層に
より上記第1導体プレーンから離隔されて、第2
導体プレーン6が設けられている。この第2導体
プレーン6は第2図に示されている。本考案によ
る設計が実現され得ない領域に於ては、この導体
プレーンはブランケツト状に形成される。第2図
に於ては、第1導体プレーン中の信号導体3,4
及び5に沿つて、それらの導体の両側に延び、両
端部に於て相互接続される様に設計されている、
3つの短絡ループ7,8及び9が示されている。
短絡ループ7は分岐部7a及び7bに分岐してお
り、それらの分岐部はブランケツト状導体の方向
へ導かれて、該導体に相互接続されている。又、
第2導体プレーン中には、第1導体プレーンに於
ける内側の八角形の導体部分及び該導体部分との
間の絶縁材より成る対応する八角形の絶縁領域が
示されている。
より上記第1導体プレーンから離隔されて、第2
導体プレーン6が設けられている。この第2導体
プレーン6は第2図に示されている。本考案によ
る設計が実現され得ない領域に於ては、この導体
プレーンはブランケツト状に形成される。第2図
に於ては、第1導体プレーン中の信号導体3,4
及び5に沿つて、それらの導体の両側に延び、両
端部に於て相互接続される様に設計されている、
3つの短絡ループ7,8及び9が示されている。
短絡ループ7は分岐部7a及び7bに分岐してお
り、それらの分岐部はブランケツト状導体の方向
へ導かれて、該導体に相互接続されている。又、
第2導体プレーン中には、第1導体プレーンに於
ける内側の八角形の導体部分及び該導体部分との
間の絶縁材より成る対応する八角形の絶縁領域が
示されている。
基準電圧プレーンである第2導体プレーンが直
接基板上に配置されて、好ましくはポリイミドよ
り成る絶縁層で被覆されると、特に有利である。
これによつて、信号導体を有する導体プレーンの
ために、ずつて平滑な表面が得られる。
接基板上に配置されて、好ましくはポリイミドよ
り成る絶縁層で被覆されると、特に有利である。
これによつて、信号導体を有する導体プレーンの
ために、ずつて平滑な表面が得られる。
セラミツク基板は、後に接点ピンが挿入される
べき、多数の開孔を接点パツド2の数に対応して
有している。接点ピンは、後にはんだ付けされる
接点パツド2に接触する様に貫通孔中に挿入され
る。これは、基準電圧プレーンの導体プレーン6
が直接基板上に付着される簡単な実施例に於て特
に有利であり、信号プレーン1の信号導体3,4
及び5は接点ピンが挿入されるべき貫通孔をそれ
らの中央に有している接点パツド2の導体に直ち
に導かれ得る。それらの接点ピンは、それらの頭
部に於て周知の方法により平坦化され、接触面に
於て信号プレーンにはんだ付けされる。
べき、多数の開孔を接点パツド2の数に対応して
有している。接点ピンは、後にはんだ付けされる
接点パツド2に接触する様に貫通孔中に挿入され
る。これは、基準電圧プレーンの導体プレーン6
が直接基板上に付着される簡単な実施例に於て特
に有利であり、信号プレーン1の信号導体3,4
及び5は接点ピンが挿入されるべき貫通孔をそれ
らの中央に有している接点パツド2の導体に直ち
に導かれ得る。それらの接点ピンは、それらの頭
部に於て周知の方法により平坦化され、接触面に
於て信号プレーンにはんだ付けされる。
これらの短絡ループは、中実の基準電圧プレー
トの場合よりも、製造の歩留りを相当に増加させ
る。製造に於て、好ましくはポリイミドから成る
絶縁層中に開孔が食刻される。これらの開孔のた
めのマスク上の塵の粒子は、不要な開孔を絶縁層
中に食刻させて、絶縁層上に付着された第2導体
プレーンを第1導体プレーンに接触せしめ、短絡
回路を生ぜしめる結果となり得る。従つて、中実
の基準電圧プレーンは、絶縁層の上側に配置され
た信号導体との間に短絡回路を生じ得る。
トの場合よりも、製造の歩留りを相当に増加させ
る。製造に於て、好ましくはポリイミドから成る
絶縁層中に開孔が食刻される。これらの開孔のた
めのマスク上の塵の粒子は、不要な開孔を絶縁層
中に食刻させて、絶縁層上に付着された第2導体
プレーンを第1導体プレーンに接触せしめ、短絡
回路を生ぜしめる結果となり得る。従つて、中実
の基準電圧プレーンは、絶縁層の上側に配置され
た信号導体との間に短絡回路を生じ得る。
信号導体間の溝に設けられた短絡ループは何ら
短絡回路を生じ得ない。従つて、これらの短絡ル
ープは、個々の信号導体の間の間隔が、それらの
信号導体を有する導体プレーンに平行な導体プレ
ーン中に短絡ループのための導体を配置し得る充
分な大きさを有している、すべての構造体に設け
られる。
短絡回路を生じ得ない。従つて、これらの短絡ル
ープは、個々の信号導体の間の間隔が、それらの
信号導体を有する導体プレーンに平行な導体プレ
ーン中に短絡ループのための導体を配置し得る充
分な大きさを有している、すべての構造体に設け
られる。
本考案の主な特徴の1つは、信号導体間の誘導
結合を減少させることにより信号導体間のクロ
ス・トークが実質的に除かれることである。更
に、基準電圧プレーンの導体と重なる部分により
生じる信号導体の容量性負荷が短絡ループの位置
に於て著しく減少される。これは、中実の基準電
圧プレーンの場合よりも導体の容量性負荷を減少
させることにより、信号導体のインピーダンスを
増加させる。
結合を減少させることにより信号導体間のクロ
ス・トークが実質的に除かれることである。更
に、基準電圧プレーンの導体と重なる部分により
生じる信号導体の容量性負荷が短絡ループの位置
に於て著しく減少される。これは、中実の基準電
圧プレーンの場合よりも導体の容量性負荷を減少
させることにより、信号導体のインピーダンスを
増加させる。
又、上記構造体は、相互に絶縁されている多数
の基準電圧プレーン及び信号プレーンについても
可能である。その様な導体の周辺部に於て、信号
導体間の間隔は通常比較的大きく、更にそれらの
信号導体は同一のレイアウトであることが多いの
で、幾つかの信号プレーン及び幾つかの基準電圧
プレーンを用いた配置が可能であり、実際に於い
て既に開発段階に達している。
の基準電圧プレーン及び信号プレーンについても
可能である。その様な導体の周辺部に於て、信号
導体間の間隔は通常比較的大きく、更にそれらの
信号導体は同一のレイアウトであることが多いの
で、幾つかの信号プレーン及び幾つかの基準電圧
プレーンを用いた配置が可能であり、実際に於い
て既に開発段階に達している。
結論として、本考案によれば、高密度の半導体
チツプのための基板に関して従来生じている困難
な問題が極めて簡単な方法で解決され得る。
チツプのための基板に関して従来生じている困難
な問題が極めて簡単な方法で解決され得る。
第1図は信号プレーンの一部を示す図、第2図
は本考案に従つて設計された基準電圧プレーンの
一部を示す図である。 1……第1導体プレーン(信号プレーン)、2
……はんだ接点パツド、3,4,5……信号導
体、6……第2導体プレーン(基準電圧プレー
ン)、7,8,9……短絡ループ、7a,7b…
…分岐部。
は本考案に従つて設計された基準電圧プレーンの
一部を示す図である。 1……第1導体プレーン(信号プレーン)、2
……はんだ接点パツド、3,4,5……信号導
体、6……第2導体プレーン(基準電圧プレー
ン)、7,8,9……短絡ループ、7a,7b…
…分岐部。
Claims (1)
- 【実用新案登録請求の範囲】 少くとも2つの導体プレーンを絶縁層により相
互に離隔して上下に重ねた、集積回路半導体チツ
プを装着するための基板に於て、 一方の導体プレーンの導体パターンを、前記半
導体チツプの入出力パツドと接続するように配置
された複数の接点パツドと当該接点パツドに至る
ように伸びる複数の細長い信号導体とを有する形
状にするとともに、 他方の導体プレーンの導体パターンを、当該他
方の導体プレーンへの前記信号導体の投影により
対応づけられる箇所に沿つて当該対応づけられる
箇所の両側に伸びるとともに当該他方の導体プレ
ーンへの前記接点パツドの投影により対応づけら
れる箇所を取り囲んで相互接続された細長い部分
からなる短絡ループを有する形状にしたことを特
徴とする、半導体チツプ実装基板。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81110713A EP0082216B1 (de) | 1981-12-23 | 1981-12-23 | Mehrschichtiges, keramisches Substrat für integrierte Halbleiterschaltungen mit mehreren Metallisierungsebenen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022842U JPH022842U (ja) | 1990-01-10 |
| JPH0236285Y2 true JPH0236285Y2 (ja) | 1990-10-03 |
Family
ID=8188083
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57183009A Pending JPS58114498A (ja) | 1981-12-23 | 1982-10-20 | 基板 |
| JP1989004517U Expired JPH0236285Y2 (ja) | 1981-12-23 | 1989-01-20 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57183009A Pending JPS58114498A (ja) | 1981-12-23 | 1982-10-20 | 基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4551789A (ja) |
| EP (1) | EP0082216B1 (ja) |
| JP (2) | JPS58114498A (ja) |
| DE (1) | DE3172643D1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4521449A (en) * | 1984-05-21 | 1985-06-04 | International Business Machines Corporation | Process for forming a high density metallurgy system on a substrate and structure thereof |
| JPS6298264U (ja) * | 1985-12-11 | 1987-06-23 | ||
| US4873615A (en) * | 1986-10-09 | 1989-10-10 | Amp Incorporated | Semiconductor chip carrier system |
| JPS63211692A (ja) * | 1987-02-27 | 1988-09-02 | 株式会社日立製作所 | 両面配線基板 |
| US5066831A (en) * | 1987-10-23 | 1991-11-19 | Honeywell Inc. | Universal semiconductor chip package |
| US4861944A (en) * | 1987-12-09 | 1989-08-29 | Cabot Electronics Ceramics, Inc. | Low cost, hermetic pin grid array package |
| JPH01154669U (ja) * | 1988-04-14 | 1989-10-24 | ||
| FI113937B (fi) * | 1989-02-21 | 2004-06-30 | Tatsuta Electric Wire & Gable | Painettu piirilevy ja menetelmä sen valmistamiseksi |
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| GB9807616D0 (en) * | 1998-04-08 | 1998-06-10 | Weatherley Richard | Reduction of crosstalk in data transmission system |
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| US6217989B1 (en) * | 1999-12-10 | 2001-04-17 | International Business Machines Corporation | Conductive line features for enhanced reliability of multi-layer ceramic substrates |
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| US2963535A (en) * | 1957-12-16 | 1960-12-06 | Sanders Associates Inc | Shielded printed circuit electrical component |
| GB1157268A (en) * | 1965-08-18 | 1969-07-02 | Int Computers Ltd | Electric Interconnection Units |
| GB1187619A (en) * | 1967-12-08 | 1970-04-08 | Ferranti Ltd | Improvements relating to Electrical Interconnection Grids |
| US3546539A (en) * | 1968-05-28 | 1970-12-08 | Texas Instruments Inc | Integrated circuit mounting panel |
| CH469424A (de) * | 1968-06-10 | 1969-02-28 | Contiflex Ag | Mehrschichtige gedruckte Schaltung und Verfahren zu ihrer Herstellung |
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-
1981
- 1981-12-23 EP EP81110713A patent/EP0082216B1/de not_active Expired
- 1981-12-23 DE DE8181110713T patent/DE3172643D1/de not_active Expired
-
1982
- 1982-10-20 JP JP57183009A patent/JPS58114498A/ja active Pending
- 1982-12-13 US US06/449,095 patent/US4551789A/en not_active Expired - Fee Related
-
1989
- 1989-01-20 JP JP1989004517U patent/JPH0236285Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0082216B1 (de) | 1985-10-09 |
| US4551789A (en) | 1985-11-05 |
| DE3172643D1 (en) | 1985-11-14 |
| JPS58114498A (ja) | 1983-07-07 |
| JPH022842U (ja) | 1990-01-10 |
| EP0082216A1 (de) | 1983-06-29 |
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