JPH01258458A - ウェーハ集積型集積回路 - Google Patents

ウェーハ集積型集積回路

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JPH01258458A
JPH01258458A JP63086381A JP8638188A JPH01258458A JP H01258458 A JPH01258458 A JP H01258458A JP 63086381 A JP63086381 A JP 63086381A JP 8638188 A JP8638188 A JP 8638188A JP H01258458 A JPH01258458 A JP H01258458A
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semiconductor
master substrate
semiconductor chips
chips
substrate
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吉川　武夫
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置分野に利用される。
本発明は半導体集積回路に関し、特に特定機能を有する
複数の半導体集積回路チップを、他の１つの半導体マス
タ基板上に集積して搭載するいわゆるウェーハインテグ
レーシ、　ン（Ｗａｆｅｒ　Ｉｎｔｅｇｒａ−ｔｉｏｎ
）　と呼ばれるウェーハ集積型集積回路に関する。
〔概要〕
本発明は、複数個の半導体チップが一つの半導体マスタ
基板に搭載されたウェーハ集積型集積回路において、 前記半導体チップを、前記半導体マスタ基板の一主面に
設けられた凹状部に、導電性接着剤で固着された構造と
することにより、 半導体チップの放熱性を向上し、基板電位の上昇を押さ
え、かつブレーナ技術を用いて簡単に製造できるように
したものである。
〔従来の技術〕
従来、この種のウェーハ集積型集積回路として、第３図
に示すものがある（例えば、米国、電気電子学会、固体
回路（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−
３ｔａｔｅＣｉｒｃｕｉｔｓ）ｖｏｌ、５Ｃ−２１ｎｏ
、５１）り８４５〜８５１０ｃｔ、１９８６）。
これは、まず半導体マスタ基板１上の所定領域をエツチ
ングによって貫通孔１２を形成し、その後半導体チップ
２を前記貫通孔に搭載する。このとき接着剤１３によっ
て半導体チップ２を半導体マスタ基板１に固着する。次
に、酸化膜７による通常のプレーナ技術によって、半導
体チップ２間の接続としてチップ接続用パッド５と配線
層６を形成する。そして酸化膜９を保護膜として被覆す
る。
〔発明が解決しようとする問題点〕
前述した従来のウェーハ集積型集積回路には、■　半導
体チップ１２が接着剤１３を経由して半導体マスタ基板
１１と固着されているため、半導体チップ１２の熱放散
性が悪い、 ■　半導体チップ１２の基板電位と半導体マスタ基板１
の基板電位とを等しくする場合、配線層６を経由するた
め基板電位が上昇しやすい、■　半導体チップ２と半導
体マスタ基板１とを整合性をとって固着できにくく、そ
のためそれぞれの接続界面で半導体チップ２間に凹凸が
生じるため、後々の配線層形成工程でプレーナ技術が適
用し難い、 などの欠点があった。
本発明の目的は、前記の欠点を除去することにより、半
導体チップの放熱性がよく、基板電位の上昇を押さえ、
かつプレーナ技術を用いて簡単に製造できるウェーハ集
積型集積回路を提供することにある。
〔問題点を解決するための手段〕
本発明は、一導電型の半導体基板に回路または素子が形
成された複数個の半導体チップと、この半導体チップが
それぞれの所定位置に搭載された一導電型の半導体マス
タ基板とを含むウェーハ集積型集積回路において、前記
半導体チップは、前記半導体マスタ基板の一主面の所定
の位置に設けられた凹状部に導電性接着剤により固着さ
れたことを特徴とする。
〔作用〕
半導体チップは、半導体マスタ基板の一主面の所定領域
に、例えば異方性エツチングによりあらかじめ設けられ
た凹状部に、例えばＡｇペーストなどの導電性接着剤で
固着される。
従って、半導体チップと半導体マスタ基板とは熱的およ
び電気的に一体となり、半導体チップの放熱性の向上を
図り、基板電位の上昇を押さえることが可能となる。さ
らに、凹状部は均一な形状に形成でき、プレーナ技術を
用いて全体を簡単に製造することが可能となる。
〔実施例〕
以下、本発明の実施例について図面を参照して説明する
。
第１図は本発明の第一実施例を示す縦断面図である。
本第−実施例は、一導電型の半導体基板に回路または素
子が形成された複数個の半導体チップ２と、この半導体
チップ２をそれぞれの所定位置に搭載した一導電型の半
導体マスタ基板１とを含むウェーハ集積型集積回路にお
いて、 半導体チップ２は、半導体マスタ基板１の一主面の所定
の位置に設けられた凹状部１１に導電性接着剤としての
Ａｇペースト３により固着された構造を有する。
次に、本第−実施例の製造方法について説明する。
厚さ数ｍｍの半導体マスタ基板１の特定領域を、異方性
エツチングで除去して凹状部１１を形成する。
この凹状部１１の深さは搭載半導体チップ２の厚さ、例
えば５００μｍ程度で、凹状部の底部の大きさは半導体
チップ面積に等しくなるよう、レジストをマスタとして
ＫＯＨ等による異方性エツチングを行う。適当なエツチ
ングを行うことにより、半導体チップ２の搭載時の位置
決めが正確にできる。半導体マスタ基板１の導電型は、
搭載する半導体チップの導電型に一致させることが必要
であり、また低抵抗率であることが望ましい。
搭載する半導体チップ２は、すでに通常のプレーナ技術
等によって回路が形成されている。この半導体チップ２
を、導電性接着剤として、例えばＡｇペースト３を用い
て半導体マスタ基板１に固着させる。次に、例えばポリ
イミド樹脂４等の絶縁性充填剤で、異方性エツチングに
よって形成された凹状部と半導体チップ２間の空隙を埋
める。そして、チップ接続用パッド５を例えばＡＩから
なる配線層６で接続し、それぞれの半導体チップ２を相
互に接続する。
次に、配線層６上の所定の位置に、ケース接続用パッド
８となる部分を残して、全面に保護膜として酸化膜９を
形成する。
以上のように、通常のプレーナ技術等で製作された小規
模な機能を有する半導体チップ２を、あらかじめ他の半
導体基板マスタ基板１上に、矩形で凹状に作られた凹状
部１１に搭載し、その後再びプレーナ技術等によって配
線を施して半導体チップ２それぞれを相互に結線すれば
、機能の複合化した新しいウェーハ集積型集積回路を実
現することができる。
なお、第１図は、行あるいは列の単方向のみの構造を示
す縦断面図であるが、行列状に半導体チップ２を同様に
搭載できる。
第２図は本発明の第二実施例を示す縦断面図である。本
第二実施例は、半導体チップ２相互の結線を、半導体マ
スタ基板１上の表面に形成された配線層６を介してボン
ディング線１０で接続した構造としたものである。本第
二実施例では、半導体チップ相互の接続をボンディング
線１０で行うため、配線層６で接続する第一実施例に比
し、簡単に製造できる利点がある。
本発明の特徴は、第１図および第２図において、半導体
チップ２が、半導体マスタ基板１の凹状部１１にＡｇペ
ースト（導電性接着剤）３で固着された構造を有するこ
とにある。
〔発明の効果〕
以上説明したように、本発明は、半導体マスタ基板上の
貫通までは至らない凹状部を異方性エツチングで形成す
ることにより、半導体チップを精度よく搭載でき、その
結果半導体チップ間接続のためのプレーナ技術が適用し
やすい効果がある。
さらに、半導体チップと半導体マスタ基板は、凹状部底
面の導電性ペーストで接続されるため、半導体チップの
熱放散性が向上し、半導体チップと半導体マスタ基板を
共通電位（共通グランド）でとりやすく基板電位を上昇
を押さえる効果がある。
【図面の簡単な説明】
第１図は本発明の第一実施例を示す縦断面図。 第２図は本発明の第二実施例を示す縦断面図。 第３図は従来例を示す縦断面図。 １・・・半導体マスタ基板、２・・・半導体チップ、３
・・・Ａｇペースト、４・・・ポリイミド樹脂、５・・
・チップ接続用パッド、６・・・配線層、７．９・・・
酸化膜、８・・・ケース接続用パッド、１０・・・ボン
ディング線、１１・・・凹状部、１２・・・貫通孔、１
３・・・接着剤。 特許出願人　日本電気株式会社、− 代理人　　弁理士　井　出　直　孝

Claims (1)

  1. 【特許請求の範囲】 １、一導電型の半導体基板に回路または素子が形成され
    た複数個の半導体チップ（２）と、この半導体チップが
    それぞれの所定位置に搭載された一導電型の半導体マス
    タ基板（１）とを含むウェーハ集積型集積回路において
    、 前記半導体チップは、前記半導体マスタ基板の一主面の
    所定の位置に設けられた凹状部（１１）に導電性接着剤
    （３）により固着された ことを特徴とするウェーハ集積型集積回路。
JP63086381A 1988-04-08 1988-04-08 ウェーハ集積型集積回路 Pending JPH01258458A (ja)

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002532876A (ja) * 1998-12-07 2002-10-02 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 電子的な構成素子をケーシング封入する方法
JP2006054493A (ja) * 2000-10-20 2006-02-23 Silverbrook Research Pty Ltd マルチチップ集積回路キャリヤ
JP2006080555A (ja) * 2000-10-20 2006-03-23 Silverbrook Research Pty Ltd 集積回路キャリヤを製造する方法
JP2006080556A (ja) * 2000-10-20 2006-03-23 Silverbrook Research Pty Ltd 集積回路キャリヤ
JP2006245226A (ja) * 2005-03-02 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012028692A (ja) * 2010-07-27 2012-02-09 Sumitomo Electric Ind Ltd 半導体装置及びその製造方法
JP2013522917A (ja) * 2010-04-06 2013-06-13 インテル コーポレイション コアレスパッケージを備えた電磁干渉シールド用の金属充填ダイバックサイドフィルムの形成方法
JP2013524491A (ja) * 2010-04-16 2013-06-17 インテル・コーポレーション コアレスパッケージを使用した機能化キャリア構造の形成

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002532876A (ja) * 1998-12-07 2002-10-02 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 電子的な構成素子をケーシング封入する方法
JP2006054493A (ja) * 2000-10-20 2006-02-23 Silverbrook Research Pty Ltd マルチチップ集積回路キャリヤ
JP2006080555A (ja) * 2000-10-20 2006-03-23 Silverbrook Research Pty Ltd 集積回路キャリヤを製造する方法
JP2006080556A (ja) * 2000-10-20 2006-03-23 Silverbrook Research Pty Ltd 集積回路キャリヤ
JP2006245226A (ja) * 2005-03-02 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013522917A (ja) * 2010-04-06 2013-06-13 インテル コーポレイション コアレスパッケージを備えた電磁干渉シールド用の金属充填ダイバックサイドフィルムの形成方法
JP2013524491A (ja) * 2010-04-16 2013-06-17 インテル・コーポレーション コアレスパッケージを使用した機能化キャリア構造の形成
US8987065B2 (en) 2010-04-16 2015-03-24 Intel Corporation Forming functionalized carrier structures with coreless packages
US9257380B2 (en) 2010-04-16 2016-02-09 Intel Corporation Forming functionalized carrier structures with coreless packages
JP2012028692A (ja) * 2010-07-27 2012-02-09 Sumitomo Electric Ind Ltd 半導体装置及びその製造方法

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