JPH01258461A

JPH01258461A - 集積回路

Info

Publication number: JPH01258461A
Application number: JP63085027A
Authority: JP
Inventors: Goro Kitsukawa; 橘川　五郎; Ryoichi Hori; 堀　陵一; Kazumasa Yanagisawa; 一正柳沢; Yoshiki Kawajiri; 良樹川尻; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-04-08
Filing date: 1988-04-08
Publication date: 1989-10-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は集積回路の電源用ボンディングパッドの構成に
関するものである。

〔従来の技術〕

従来、バイポーラトランジスタによるＥＣＬ形集積回路
のビン構成についてはモトローラ社ＭＥＣＬｍシリーズ
ハンドブック又は日立ＩＣメモリデータブックに示され
ている。

〔発明が解決しようとする課題〕

これらによればＥＣＬ回路の出力トランジスタのコレク
タへの印加電圧Ｖａｃｚと、その他回路への印加電圧Ｖ
ｃｃｘとを、別個のピンから供給している。こうして出
力負荷容量の充放電時に過渡電流によりＶｃｃｚの電圧
が変動しても、Ｖｃｃｘや内部回路には影響を及ぼさな
いので、回路の安定動作を保証できる。

本発明の目的は、上記のバイポーラ回路の電源構成の考
え方を発展させ、バイポーラーＭＯＳ複合形（Ｂｉ２Ｗ
Ｏ６）集積回路に適用しその安定動作を図るものである
。

〔課題を解決するための手段〕

上記目的は、Ｂ１ＣＮ０５ｆｉ［回路において、これを
複数の回路ブロックに分け、特に大負荷容量を充放電す
る回路、あるいは特に安定な電源電圧を必要とする回路
ブロックには、その他通常回路とは別個に専用のボンデ
ィングパッドから電源を印加することにより達成できる
。大負荷容量を充放電する回路として、例えば出力トラ
ンジスタ、ダイナミックメモリにおける、センスアンプ
駆動回路がある。

また特に安定な電源電圧を必要とする回路としては、オ
ンチップ電圧リミッタ用基準電圧発生回路、ＥＣＬＣフ
ィンタフエース照電圧発生回路や出力カレントスイッチ
等が考えられる。またアナログ−ディジタル混在回路に
おけるアナログ回路がある。ＥＣＬＣフィンタフエース
路やアナログ回路ではもともと、信号振幅が小さいので
１発生雑音電圧が大きいダイナミックメモリ、他の高速
ディジタル回路と混在するには、特に電源電圧の安定化
の配慮をする必要がある。

〔作用〕

こうして大負荷容量を充放電する時の過ｅ電流により、
これら充放電回路の電源電圧線に雑音電圧が誘起されて
も、他の回路に悪影響を及ぼすことはない、また特に安
定な電源電圧を必要とする基準電圧発生回路には専用の
ボンディングパッドから電源電圧を印加するので、他回
路による雑音の影響を小さく押さえることができる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

なお以下の実施例はＢ１ＣＭＯＳダイナミックメモリ（
ＢｉＣＭＯ３Ｄ　ＲＡ　Ｍ　）の構成回路を中心に説明
するが、本発明はこれに限定されることなく、広範囲の
Ｂ１ＣＮＯ３集積回路に適用することができる。

第１図は本発明の一実施例を示す。この図はＢｉＣＭＯ
３Ｄ　ＲＡ　Ｍのチップ１上の電源用ボンディングパッ
ド（ＶＣＩＣＰ、　ＶＣＩＣＭ、　ＶＣＩＣＲ，ＶＣ！
（！Ｏ。

Ｖｓｓｐ＋　ＶｓｓＭｙ　ＶｓＳｎｅ　Ｖａｓｏ）から
、各回路ブロックへの電源電圧の印加力法を示す、なお
パッケージの外においてＶ　ｃａｐ　ｅ　Ｖ　ＯＣＲＩ
　Ｖ　ｃｃｓ　、　Ｖ　ｃｃｏは正電源ｖＣＣに、Ｖｓ
ｓｐｙ　ＶｓｇＭｔ　Ｖａｓｏ、　Ｖｓｓｏは負電源Ｖ
ｓａに接続される。ＴＴＬインタフェースの場合通常Ｖ
ｃｃ＝　５　Ｖ　、　Ｖｓｓ＝　ＯＶでありＥＣＬイン
タフェースの場合Ｖｃｃ＝：　ＯＶ　＊　Ｖｓｓ＝−５
、２Ｖである。各回路ブロックの具体的な回路構成は後
で図面を用いて詳細に示すので、ここでは簡単な説明に
とどめる。

ブロックＭはメモリセルアレーであり、メモリセルへの
再書込みやリフレッシュ用の電流をＶｃｃＭ、　ＶＳＳ
Ｍから印加する。高速の大容量ＤＲＡＭでは再書込み時
にピーク値が２００〜４００ｍＡのデータ線充放電電流
が流れうるのでＶ　ｃｃＭ＊　Ｖ　ａｓＭには大きな雑
音電圧が誘起されるので、専用のボンディングパッドか
ら電流を供給し、他回路の誤動作を防止する。

ブロックＲは基準電圧発生回路であり、オンチップ電圧
リミッタ用の基準電圧や、ＥＣＬインタフェースの入出
力バッファ用参照電圧発生回路や。

定電流駆動電圧発生回路から成る。これらには安定な電
源電圧Ｖ　ＣＣＲ、Ｖ　ＳＳＲを供給するため、専用の
ボンディングパッドから印加する。またアナログ−ディ
ジタル混在形集積回路では、アナログ回路もこう回路ブ
ロックに含まれる。

ブロック０は出力回路である。出力負荷容量を高速に充
放電する時も電源電圧Ｖ　ｃｃｏ　、　Ｖ　ｓｓｏに大
きな雑音電圧が誘起されるので、これらにも専用のボン
ディングパッドから印加する。またＥＣＬの出力回路の
様に、出力レベルを精度よく制御するため出力回路のう
ち、出力トランジスタを除く出力レベルを決めるための
カレントスイッチには安定なＶ　ｃａｎ　、　Ｖ　ＳＳ
Ｒを供給すべきである。

ブロックＰはその他の周辺回路であり、アドレスバッフ
ァ、デコーダ、ワードドライバやメインアンプ、制御回
路がある。このブロックは特別の安定性は要求されない
が、大きな雑音電圧が印加されない様にＶ　ｃａｐ　、
　Ｖ　ｓｓｐとして専用のボンディングパッドから供給
し、先に述べたＶ　ＣＣＭ　Ｉ　Ｖ　ｃｃｏ　ｒＶｃｃ
ｎｐ　ＶｓｓＭｅ　Ｖｓｓｏ、　ＶｓｓＲト分子ｉす分
子共上の構成テＶＣＣＭトｖＣＣＯＩｖＳＳＭとＶｓｓ
ｏは簡略化のため共通にすることもできる。

次に各回路ブロックの内容について、やや詳しく説明す
る。第２図はブロックＭの回路要成であり、後段のメイ
ンアンプＭＡ、出力バッファＯを合わせて示す。第３図
は第２図の動作波形である。

第２図、第３図をを用いてＤＲＡＭの動作を説明する。

第３図のでＳ、ＡＤＨは各々チップ外部から与えられる
チップセレクト入力、アドレス入力である。Ｃ８を基に
チップ内部で必要になる各種パルスを発生する。

ここではで百が高電位（Ｈｉｇｈ）でＤＲＡＭは待機状
態、低電位（Ｌｏｌｌ）で動作状態となる場合を例示し
ている。なお場合によっては、’　８４　ｌ５ＳＣＣｐ
２７６−２７７に示されているように、アドレス入力の
変化を検出してこれを基に各種パルスを発する方法も考
えられる。待機時（ＣＳ　：　Ｈｉｇｈ）にはプリチャ
ージ回路（ｐｃ）により予めデータ線り、Ｄ−をＶｏ電
位（例えば−ＶｃｃここでＶｃｃは電源電圧）に設定し
ておく、動作時（８丁：ＬｏＷ）にはプリチャージ回路
がオフなになり。

アドレス入力により所定のワードＷが選択される。

このワードに接続されたメモリセルのスイッチ用ＭＯＳ
トランジスタが導通し、Ｗ積容量ＣＳの電荷量すにわち
記憶情報に応じてデータ線電位が変化する。その後セン
スアンプＳＡ、アクティブリストアＡＲを動作させ、デ
ータ線電位−はぼ電源電圧ｖｃｃあるいはＧＮＤ電位に
まで増幅する。なお、ここでは説明の都合上、ＳＡ、Ａ
Ｒを分けて示しているが、これらをセンスアンプとして
総称することもある。また、その構成も種々ありえる。

この後、アドレス信号により所定のφｙを選択し。

これによってスイッチ用ＭＯＳトラジスタＭ　Ｙ　ｔ　
。

Ｍ　Ｙ　ｚを導通させる。こうして共通データ線対工１
０、Ｉｌｏには２本の選択データ線り、Ｄ電位に応じて
電位差を生じる。この電位差をメインアンプＭＡで増幅
する。また書込みの場合は書込み回路ＷＣをφ、で制御
し、共通データ線対をデータ人力ｄｉ、ｄｉに応じた電
位とし、選択列のデータ線を通してメモリセルＭＣに情
報を書き込む。

なお第１３図の入出力信号レベル３丁などはＴＴＬイン
ターフェースを想定したものであるが、　ＥＣＬインタ
ーフェースでは入出力レベルを高電位を一〇、９Ｖ、低
電位を−１，７ｖとし、電源電圧の正側をＧＮＤ　（Ｏ
Ｖ）、負側をＶＥＦ！（−５，２Ｖ）とすれば良い。３
丁入力は前に述べたようにメモリの制御信号であり待機
時と動作時を切換えるものであるが、いわゆるアドレス
マルチ方式のメモリでは、ＲＡＳ、ＣＡＳと呼ぶ２信号
１σｙのかわりに用いる。

さて大容量ＤＲＡＭでセンスアンプ（第２図内のＳＡ、
ＡＲ）の動作により多数（１Ｍビットでは１０２４対）
のデータ線対り、Ｄを電源電圧Ｖｃｃ、あるいはＧＮＤ
電位に増幅するので、第２図内の駆動ＭＯ３，ＭＰＩ、
ＭＮＩを通して大きな電源電流が流れる。この電流はピ
ーク値で２００〜４００　ｍ　Ａに達することがある。

そこで本発明により駆動ＭＯ８，ＭＰＩ、ＭＮＩのソー
ス／ドレインはＶｃｃＭ、　ＶｓａＭとして、他回路と
は別個のボンディングパッドから給電し、他回路の誤動
作を防止する。第２図中に示した様にコモンエ１０線の
負荷抵抗やメインアンプＭＡにはＶ　ｃａｐ　ｅＶ　ｓ
ａｐを供給する。また出力回路ＯにはＶ　ｃｃｏ　ｅＶ
ｓｓｏを供給する。

なお、ＤＲＡＭの低電力化、低過渡電流化のため、上記
ＳＡ、ＡＲによるデータ線対り、Ｄ−の増幅後の電位を
Ｖｃｃではなく、一定電位ＶＢ（但しＶｓはＶｃｃより
低い）にリミットする場合があるが、この場合にも本発
明はそのまま適用でき、駆動ＭＯ８（ＮＰＩ、ＭＮＩ）
には、Ｖ　ｃａＭｔ　Ｖ　ｓｓＭを供給する。この場合
、前述したデータ線プリチきである。また、この方式で
は、データ線をＳＡ。

ＡＲで増幅中にｖＥに達した時ＳＡ、ＡＲの動作を停止
する。

次に基準電圧発生回路ブロックＲに本発明を適用した例
を述べる。第４図はオンチップ電圧リミッタ回路の構成
である。この方式は電源電圧より低い一定電圧印加でチ
ップ内の一部回路を動作させるものである。Ｒは基＄電
圧発生回路であり、Ｖ　１１を発生する。増幅器ＧはＶ
　ｓ　ｓを増幅して、リミッタ電圧ＶＥを端子Ｅより出
力する。帰還回路Ｈは電圧ｖｌｌ！が所望の値をとると
きに出力■２に定電圧Ｖ　Ｉ　１と等しい電圧が出力さ
れる様に設計する。

出力電圧ＶＢの変動を帰変回路Ｈを通して帰還している
ため、端子Ｅにより供給する電流が時間と共に高速に変
化する場合でも、ＶＥの値を精度よく一定に保つことが
できる１本発明では基準電圧発生回路Ｒに専用のボンデ
ィングパッドからＶｃｃＲｖ　ＶＳＳＲを給電すル。

第５図は、第４図における回路Ｒの具体的構成例であり
、よく知られたバンドギャップジェネレータを用いた場
合であり、電源電圧や温度に依らない一定電圧を発生す
る。

次に基準電圧発生回路の他の例として、ＥＣＬインタフ
ェースの人、出力バッファ回路用の参照電圧（Ｖ−ｅｚ
）一定電流駆動電圧（Ｖｃｓ）発生回路に本発明を適用
したものを示す、第６図はその構成であり、Ｖｒｅｚ＊
　Ｖｃｓ発生回路に専用のボンディングパッドから安定
なＶ　ＣＯＲ、Ｖ　ＳＳＲを給電する。

なお以後に示すＥＣＬインタフェースの場合、電源電圧
の代表値はＶ　ＯＣＲがＯｖであり、ｖｓｓＲは＝５．
２■となる。

第７図、第８図は基準電圧発生回路の具体的構成例であ
る。

第９図はＥＣＬインタフェースの入力バッファ回路であ
り、０１．θ２で構成するカレントスイッチのθ工のベ
ースにはチップへの入力ＩＮをバイポーラθ８でレベル
シフトしたもの、θ２のベースに参照電圧Ｖ　ｒ　ｅ　
ｔを入力する０本発明によりＶＣＣＲＩＶ　ＳＳＲを用
いて高精度のＶｒｅｚを発生できるので。

チップ内でＤＲＡＭの様に大きな充放電電流が流れても
、ＥＣＬインタフェースの入力仕様を満たすことができ
る。

第１０図はＥＣＬインタフェースの出力バッファ回路で
あり、メインアンプからの読出し出力ＭＡ○９Ｍπと、
出力禁止信号このパルス電圧とＶｒｅ□、Ｖｃｓの一定
電圧印加する。出力り。

の電位を精度良く制御するためにはＶｃｓの電位及びカ
レントスイッチの電源電圧に雑音が誘起されぬ必要があ
る。そこで本発明により、専用のボンディングパッドか
ら、ＶｃｃＲ，ＶｓｓＲを印加する。

−力出力トランジスタのコレクタには、出力容量の充放
電電流が流れるので、Ｖ　ＣＯＲと異なるＶ　ｃｃ。

を別のボンディングパッドから印加する。こうしてＶ　
ｃｃｏには雑音がのるが、ＶＣＣＲは電圧が安定してい
るので、Ｄｏの出力電圧を精度良く設定することができ
る。さらに前実施例（第６図）に示す様にＶｒｅｘｇ　
Ｖｃｓの基準電圧発生回路の電源電圧ＶＣＣＲ，Ｖｓｓ
Ｒも専用のボンディングパッドから安定に供給するので
、これらとあいまって、Ｄｏの出力レベルをさらに安定
化できる。

第１１図はＴＴＬ用出力出力回路発明を適用したももで
ある。信号増幅回路には一般周辺回路と同じＶ　ｃｃｐ
　、　Ｖ　ｓｓｐを印加する。出力トランジスタにはこ
れと異なるＶ　ｃｃｏ　＊　Ｖ　ｓｓｏを給電する。こ
うして出力充放電時にＶ　ｃｃｏ　、　Ｖ　ｓｓｏに大
きな雑音電圧が誘起されても、この雑音はＶ　ｃｃｐ　
、　Ｖ　ｓｓｐを用いる周辺回路には影響を与えないの
で、安定な動作を保証できる。

第１２図は、第１図と別のチップ構成の実施例である。

第１図との違いは、Ｖ　ＣＣＲＩ　Ｖ　ｃｃｏのボンデ
ィングパッドがＶｃｃｐ、　ＶｃｃＭとは別のチップ辺
に配置しているだけであるａ　ＶｃｃＲｖ　Ｖｃｃｏ用
ボンディングパッドを、これを使う回路の近傍に配置す
ることにより、さらに電源ノイズを減少すると共に、チ
ップ内の電源配線の面積を低減できる。

ＶＣＣＰ、　ＶＣＣＭとＶＣＣＲＩ　Ｖｃｃｏとは、異
なるピンに出しても良いが、チップ基板と電気的に絶縁
されたクロスアンダ−配線を有するパッケージ（ＵＳＰ
４５９５９４５、　　“Ｐｌａｓｔｉｃ　Ｐａｃｋａｇ
ｅ　ｗｉｔｈ　Ｌａａｄ　ＦｒａｍｅＣｒｏｓｓｕｎｄ
ｅｒ”）を用いれば、ピン数を増加させずにボンディン
グワイアの長さやチップ上の配線長を短かくし、誘起雑
音を小さく抑えることができる。

第１３図、第１４図はボンディングパッドからパッケー
ジのリードフレームへのワイヤボンディングの方法を示
したものである。このうち第１３図はボンディングパッ
ド毎に異なるリードフレームへ配線する方式、第１４図
は複数のボンディングパッドから、共通のリードフレー
ムへ配線するものである。第１３図の方がボンディング
線やリードフレームによる寄生インダクタンスの影響を
受けにくいが、パッケージのピン数が増加する欠点があ
る。第１４図の場合はやや雑音がのりやすいが、パッケ
ージのピン数は減少できる利点がある。

なお高速の集積回路ではボンディングワイアやパッケー
ジの持つインダクタンスによる雑音が問題となる。その
解決策としてフリップチップ方式％式％１９６９）等のワイアレスボンディング法が提案されて
いる。これはチップの電極部に予めウェーハエ程でハン
ダバンプを形成しておき基板の導体パタンにフェイスダ
ウンで位置合せしてハンダ融着する方法である。このワ
イアレスボンディング方式と本発明のチップ構成を組合
せれば、さらに得ることができる。

〔発明の効果〕

以上述べた様に電源用ボンディングパッドを分離すると
いう本発明を用いれば、チップ内に大きな雑音電圧を発
生する回路や、特に電圧精度を要する回路を有しても、
これらの電源用ボンディングパッドを分離することによ
り、安定な回路動作を保証できる０本発明は特にＥＣＬ
インタフェースのＤＲＡＭの様にチップ内で大きな雑音
電圧を発生するが、低振幅（最低条件で０．４ｖ程度）
の入力信号を識別し、出力振幅に０．８　Ｖ程度の高精
度のレベルを出力する場合に重要となる。

またチップ内にアナログ回路を内蔵する場合にも重要で
ある。なお本発明はＤＲＡＭを想定した実施例で説明し
たが、ＤＲＡＭに限定されることなく、広い分野の集積
回路に適用可能である。

【図面の簡単な説明】

第１図１古、第１２図は本発明のチップ配置の実施例で
ある。第２乃至第１１図は構成回路の実施例である。第
１３図、第１４図はワイアボンディングの実施例である
。Ｍ・・・メモリアレー、Ｐ・・・周辺回路、Ｒ・・・基
準電圧発生回路、Ｏ・・・出力回路、ＶＣＣＭ・・・メ
モリアレー用正電源、Ｖｃｃｐ・・・周辺回路用正電源
、Ｖｃ（！Ｒ・・・基準電圧発生回路用正電源、　Ｖｃ
ｃｏ・・・出力回路用正電源、ｖｓｓＭ・・・メモリア
レー用負電源、Ｖｇｓｐ・・・周辺回路用負電源、Ｖｓ
ｓＲ・・・基準電圧発生回路用負第　１　　図 ■　２　図パＮ　メモリアＬ−ＭＦｉ、ＨＮ＋　セ＞スＴ；７寄動Ｈ
０ｓＳＡ　　ｔシスＣツブ　　　　　Ｙｓ　　列ｌネに
イ言号遁　３　図 ′ｆＪ５　　回り、１２　人力端０手第　２　図築７　図　　　　　　第　ｇ　図第９図冨ｌθ図ＤＯテユク土汐肩幻壬？Ｏｒ八力へ馴ｉ佑信号苑ｔｆ　　ＥｃＬＭ＋ゼ電仄 ”５Ｅ出汐某上信号第１Ｉ図Ｖｓｓｐ　　　　　　　　　　ｌ５ｓ７箒　／Ｚ　　図冨　！３　　図ＶＪｔｔ図１　　　ナツツ゛ｔ　へ１ツクーン“

Claims

【特許請求の範囲】１、バイポーラーＭＯＳ混在形集積回路において、チッ
プ内の基準電圧発生回路又は一部回路の電源電圧を専用
のボンデインングパツドから供給することを特徴とする
集積回路。２、上記集積回路中に、メモリセルから記憶情報を読出
す毎に再書込み動作を要するダイナミックメモリを有し
、この再書込用電荷を専用のボンディングパッドから供
給することを特徴とする特許請求の範囲第一項記載の集
積回路。３、上記基準電圧発生回路はＥＣＬインタフェースの入
出力カレントスイッチの参照電圧および定電流源の駆動
電圧発生回路を含み、又上記一部回路には出力カレント
スイッチを含むことを特徴とする特許請求の範囲第一項
記載の半導体装置。