JPH04123466A

JPH04123466A - 半導体装置

Info

Publication number: JPH04123466A
Application number: JP2242426A
Authority: JP
Inventors: Takayuki Kawahara; 尊之河原; Yoshiki Kawajiri; 良樹川尻; Goro Kitsukawa; 橘川　五郎; Kiyoo Ito; 清男伊藤; Takesada Akiba; 武定秋葉; Shisei Kato; 至誠加藤; Yasushi Kawase; 川瀬　靖
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1990-09-14
Filing date: 1990-09-14
Publication date: 1992-04-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野］本発明は外部電源電圧と異なる内部電圧の発生回路を有
する集積回路（ＬＳＩ）の電源用ポンディングパッドの
構成に関するものである。【従来の技術］　　′ 従来、バイポーラトランジスタによるＥＣＬ形集積回路
のピン構成については、「モトローラ社ＭＥＣＬｎｌシ
リーズハンドブック」または「日立ＩＣメモリデータブ
ック」に示されている。これらによればＥＣＬ回路のＩ）ｏｕｔ用トランジスタ
のコレクタの印加電圧Ｖ　ＣＣ１と、その他回路への印
加電圧Ｖ　ｃｃ、とを、別個のピンから供給している。こうして出力負荷容量の充放電時に過渡電流によりＶＣ
Ｃｌの電圧が変動しても、Ｖｃｃ’ｚや■ｃｃ２が印加
される内部回路には影響を及ぼさないので、回路の安定
動作を保証できる。【発明が解決しようとする課題】チップ内で外部印加電圧と異なる内部電圧を発生しこの
電圧で多数のＭＯＳまたはバイポーラ回路を動作させる
いわゆるオンチップ電圧リミ？／り方式を用いたＬＳＩ
では、上記と同様な以下の状況が生じる。すなわちオンチップ電圧リミッタは、■基準電圧を発生
する回路ブロック（基準電圧発生回路ブロック）、■基
準電圧と発生電圧とを比較し出力トランジスタを制御す
る回路ブロック（比較回路ブロック）、■出力トランジ
スタとから構成されるが、オンチップ電圧リミッタの出
力には、ＣＭＯ８回路のように充放電時のみ電流が流れ
る多数の回路が接続される。このため、出力トランジス
タには大負荷容量を充放電する際の大きな過渡電流が流
れることとなり、これによって誘起される電源の雑音に
よって基準電圧が変動し、また比較回路の正常な動作が
行なえなくなる。本発明の目的は、このようなオンチップ電圧リミッタを
用いるＬＳＩの安定動作を図ることにある。［１１題を解決するための手段］上記目的は、オンチップ電圧リミッタにおいて、基準電
圧発生回路ブロック及び比較回路ブロックの電源と出力
トランジスタの電源とを分離し、それぞれ別個の電源パ
ッドから供給することにより達成できる。

【作用】

上記手段により、出力トランジスタに大きな過渡電流が
流れても、基準電圧発生回路ブロック及び比較回路ブロ
ックには別の電源パッドから電流が供給されるため、こ
れらは安定に動作することができる。また、この結果基
準電圧の発生及び出力トランジスタの制御が良好に行な
えるため内部電源端子から所望の電圧と電流を供給でき
、ＬＳＩ全体が安定動作となる。

【実施例】

以下、本発明の詳細な説明する。第１図は１本発明の第１の実施例を示す図である。第１図において、Ｆは基準電圧発生回路ブロックであり
、その出力端子はＥ、Ａは比較回路ブロックでありその
出力端子はＰである。゛上記回路ブロックＡおよびＦを
合わせてブロックＳで示す。Ｔは出力トランジスタでありその出力端子は■Ｌである
。出力トランジスタには、ここではバイポーラトランジ
スタを用い、高い電流供給能力で電源電流を供給しかつ
ＶＢＥドロップを利用して微細ＭＯ８に必要な低い電圧
を発生している。また、ＫはＣＭＯ８回路のように充放
電時のみ電流が流れる回路ブロックであり、Ｃは端子ｖ
しの電圧変動を小さく抑えるためのバイパスコンデンサ
であり、Ｉｓは待機時にも一定電圧を発生するための小
電流源である。Ｖｃ工、ｖＣ２は高電位側の電源パッド
であり、ＶＥ工、ＶＨ２は低電位側の電源パッドである
。これらの回路ブロックにおいて、大きな過渡電流が流れ
るＫに供給する出力トランジスタＴ用の電源はＶｃｚの
パッドから供給し、ＦとＡを含む回路ブロックＳには、
別個の電源パッドＶｃ工から供給している。これにより
、出力トランジスタＴに大きな過渡電流が流れ、バイパ
スコンデンサによって緩和されるとはいえ電源に雑音が
誘起されても、基準電圧発生回路ブロックＦ及び比較回
路ブロックＡは安定（高精度）に動作する。Ｋの低電位
側にも大電流が流れるので、低電位側も同様に、大過渡
電流が流れるＫの電源パッドＶＥ、は、基準電圧発生回
路ブロックＦ及び比較回路ブロックＡを含むブロックＳ
用のパッドＶＥ１とは異なるポンディングパッドとして
いる。本実施例によれば、大きな過渡電流が流れる出力トラン
ジスタＴ用の電源パッド■ｃ２とは別に、基準電圧発生
回路ブロックＦ及び比較回路ブロックＡを含むブロック
Ｓ用の電源パッドＶｃ工を設けたために安定なＶＬを発
生することができる。このＶｔ、は、Ｓの８力端子Ｐの
電圧よりＶＢＥ低い電圧なのでＶｔ工が安定すればＶＬ
も安定するからである。なお、両型源パッドには通常同
電位の電圧を印加するが、用途に応じては異なった電圧
を印加してもよい。ＶＥ□、Ｖｌ：ｚも同様である。また、バイパスコンデンサＣを第１図に示したようにＭ
ＯＳを用いて構成する場合は、しきい値の小さな或いは
デプレッション形のＭＯＳを用いるとよい。こうすると
Ｖｔ、の電位に関係なく常に容量が形成されていること
になる。このためには、特開昭６２−１１９９５８に開
示されているような３重ウェル構造を用いて、ゲート直
下にソース／トレインと同一の導電層が常に存在するよ
うにするとよい。第１図では、出力トランジスタＴにバイポーラトランジ
スタを用いたが、ＣＭＯＳのみしか作成できないプロセ
スを用いる場合または温度補償・プロセス変動補償など
の必要から或いは発生電圧と電源電圧との関係から、第
２図及び第３図に示したように、ＭＯＳトランジスタを
用いなければならないことがある。この場合も出力トラ
ンジスタＴ用の電源パッドｖｃ２と、基準電圧発生及び
比較を行なう回路ブロックＳ用の電源パッドＶｃｍとを
別個に設けることにより、安定動作が達成できる。第４図は、第１図の実施例をさらに具体的に記載した実
施例である。基準電圧発生回路ブロックＦは、バイポーラトランジス
タを用いたバンドギャップジェネレータとバンドギャッ
プジェネレータの８力端子ＢＧの電圧から所望の基準電
圧に変換し、端子Ｅに発生する回路とエージング用の回
路から成っている。これらの回路の詳細な構成及び動作については、同種の
回路の説明がアイイーイーイー、ジャーナルオブソリッ
ドステートサーキット、第２４巻。第３号の第５９７頁から第６０２頁（ＩＥＥＥ。Ｊｏｕｒｎａｌ　　ｏｆ　　５ｏｌｉｄ−８ｔａｔｅＣ
ｉｒｃｕｉｔｓ、ｖｏｌ、２４．Ｎｏ、３゜ｐｐ、５９
７〜６ｏ２）に詳しいのでここでは省略する。この回路ブロックＦの特長は、端子Ｅに発生する基準電
圧の温度依存性、プロセス依存性が小さいことである。なお、ＶＲは後述のＥＣＬ入力回路ブロックを構成する
バイポーラカレントスイッチの参照電圧を発生する端子
である。回路ブロックＡは、基準電圧と発生電圧とを比較し出力
トランジスタの制御を行なう回路である。この図では、抵抗Ｒ，バイポーラＱ□＝　Ｑｚ　−Ｍ　
Ｏ８Ｍｐ及び電流源であるＭ　ＯＳ　Ｍｓよ、ＭＨ２と
からなる差動増幅回路で構成している。他の構成及び機
能は第１図の実施例と同じである。第４図の実施例の回路を用い、出力トランジスタＴ用の
電源パッドＶｃ２と別の電源パッドＶｃ工から回路ブロ
ックＳへ供給することにより、温度依存性及びプロセス
変動依存性が小さいという回路ブロックＦの特長を保っ
たまま、さらに電源雑音の影響の無い基準電圧を発生す
ることができる。この結果基準電圧の発生及び出力トランジスタの制御が
精度良く行なえるため内部電源端子から所望の電圧と電
流とを供給でき、ＬＳＩ全体が安定動作となる。さて、充放電時のみ電流が流れる回路ブロックにとして
はＣＭＯ８回路の他に様々なものが考えられる。ここで
は、Ｋの中にダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）のメモリアレーが含まれる場合について説明す
る。ＤＲＡＭはこれまで主にＴＴＬインタフェースで用いら
れてきた。ＴＴＬインタフェースのＤＲＡＭの場合、回
路はほとんど充放電時のみ電流が流れるような回路で構
成される。このため、ＤＲＡＭ全体が回路ブロックにで
あると考えることができる。しかしながら、ＭＯＳの微
細化及びＢｉＣＭＯ５化により高速なりＲＡＭが可能と
なり、このような高速なメモリを用いるシステムで用い
られているＥＣＬインタフェースのＤＲＡＭも開発され
つつある。ＥＣＬインタフェースの場合、入出力部にはバイポーラ
のカレントスイッチ回路を用いて回路を構成した方が簡
便で高性能である。バイポーラのカレントスイッチ回路では、電流はＣＭＯ
Ｓ回路のように充放電時のみ流れるのではなく、常時一
定の電流が流れている。すなわち、ＥＣＬインタフェー
スのＤＲＡＭでは入出力部のバイポーラのカレントスイ
ッチ回路を主体にした一定電流の回路ブロックと、ＣＭ
Ｏ８またはＢｉＣＭＯ８回路で構成された例えばデコー
ダやワードトライバのように充放電時にのみ電流が流れ
るＫと同じ性能の回路ブロックとからなることになる。また、このバイポーラのカレントスイッチ回路では、内
部高電位側電源電圧を端子ＶＬの電圧のように大きく下
げることはできない。しかし、Ｋを構成するＣＭＯＳ回
路は、ＭＯＳの微細化による耐圧低下のため低い内部高
電位側電源電圧が必要となる。これらの条件を考慮して
ＥＣＬインタフェースのＤＲＡＭを構成した場合の実施
例を以下に述べる。第５図〜第７図は、第１図の実施例をＥＣＬインタフェ
ースのＤＲＡＭに適用した実施例を回路ブロックで示し
た図である。これらの図において、■はバイポーラのカ
レントスイッチを主体とした入力回路ブロック、Ｋはメ
モリセルを含みかつデコーダ、ワードドライバのように
充放電時のみに電流が流れる回路ブロック、０は工と同
じくバイポーラのカレントスイッチを主体とした出力回
路ブロックである。なお、Ｉ、Ｏの給電も、必要に応じ
てオンチップ電圧リミッタを設けこれから行なってもよ
い。第５図の実施例では、ブロックＩ、Ｏ，Ｔ、Ｓ各々専用
の電源パッドを設けている。このような構成を用いれば
、基準電圧発生及び比較を行なう回路ブロックＳの安定
動作が図れるのはもちろんのこと、一定電流が流れるバ
イポーラのカレントスイッチを主体にした回路ブロック
Ｉ、○も、充放電時のみに電流が流れる回路ブロックＫ
による電源雑音の影響を受けず安定動作となる。第５図の実施例において、回路ブロックＩ、０は共に一
定電流が流れるバイポーラのカレントスイッチを主体に
したものである。このように性格の等しい回路ブロック
の電源を第６図に示すように同じ電源パッドから給電す
れば、電源パッドの数を減らすことができまた第５図の
実施例の特長を合わせ持つことができる。しかしながら、パッケージのピン数の制限から或いはレ
イアウト上の制限から電源パッドを第５図または第６図
のように多数は設けることができない場合がある。この
場合は、本発明である基準電圧の発生及び比較を行なう
回路ブロックＳの電源を専用の電源パッドから供給する
のみとし、他のブロックＩ、Ｔ（Ｋ）、Ｏの電源は共通
の電源パッドから供給する第７図の構成も有効である。この構成では、例えば、共通の電源パッドからまず一定
電流が流れる回路ブロックＩ、Ｏに電流を供給し、次に
出力トランジスタＴを介して充放電時のみに電流が流れ
る回路ブロックＫに電流を供給するとよい。このように
すれば、基準電圧の発生及び比較を安定に行なうことが
できるという本発明の特長を持つのはもちろんのこと、
一定電流が流れる回路ブロックＩ、Ｏも安定に動作でき
、全体として安定動作となる。実際のＬＳＩでは、パッ
ケージのピン数の制限から第７図の実施例の構成になる
ことが多いが、上述の構成で本発明を用いることにより
第５図、第６図の実施例と同じ安定動作を達成できる。第８図は、第７図の実施例を具体的にＤＲＡＭに適用し
た場合の主要な回路を示した図である。本図において、■はＥＣＬインタフェースの入力回路ブ
ロックであり、ここではアドレスバッファ回路の一つを
例に示している。Ｋは主に充放電時のみに電流が流れる
回路ブロックであり、ここではデコーダ回路ＰＤ、ワー
ドドライバＷＤ、メモリセルアレーＭ、メモリセルアレ
ー中のりライトアンプＲＡ、端子ＹＳに印加されるＹ選
択信号で制御されるＭＯ８差動回路（Ｍ　ｏｌＨＭ　０
２１　Ｍ　Ｄ、　ＩＭ　ｏ　４　）等を１データ線対に
ついて示している。Ｗはワード線であり、Ｄ、／Ｄはデータ線。ＤＣはダイレクトセンスアンプの出力であるコモンデー
タ線である。端子Ｃ１にはチップイネイブル信号／ＣＥ
から発生した信号電圧が印加される。 ○は出力回路ブロックであり、ここではコモンデータ線
ＤＣの電流信号を増幅してデータバス線ＤＢに伝えるプ
リアンプ回路、データバス線Ｄａの電流信号をＤＯＵＴ
信号に変換するメインアンプ回路を示している。端子Ｍ
Ａには複数個のプリアンプがある場合にどのプリアンプ
を選択するかの信号電圧が印加され、端子１０Ｅ１には
待機時に出力を低レベルにするための信号電圧が印加さ
れている。なお、Ｖｃｏは第５図〜第７図では省略したが、従来の
技術で述べたＤｏＵ丁トランジスタ用の電源パッドであ
る。また、端子Ｖａがゲートと接続されているＭＯＳは
電流源用のＭＯＳである。オンチップ電圧リミッタでは３種の内部電圧端子Ｖｔ、
ｘ　＋　ＶＥ２．　Ｖｔ、、にそれぞれ異なる電圧を発
生し、■し、からはデコーダ回路に、ＶＬ、からはワー
ドドライバに、ＶＬ３からはりライトアンプＲＡを介し
てデータ線にそれぞれ給電している。Ｓ工は端子ＶＬ工
用の基準電圧発生及び比較を行なう回路でありＴ１はそ
の出力トランジスタ、Ｓ２．Ｔ２及びＳ、、Ｔ、は、そ
れぞれＶ　Ｌｅｔ　ｖｔ、３用の同様の回路である。こ
こで、例えばＳ工ｌ　ＳＺＩ　ｓ、内のバンドギャップ
ジェネレータ等を共用してもよい。また第８図では省略しているが、端子Ｖｔ、□と端子ｖ
Ｅ　□ｔ　Ｖ　Ｌ２とＶＥ２．　ＶＬ３とＶＥ、との間
には、第１図に示したようにバイパスコンデンサを設け
て電源雑音を緩和するのが望ましい。本実施例によれば
、オンチップ電圧リミッタ中の基準電圧発生及び比較を
行なう回路ブロックＳ工ｔｓｚｔｓａの電源を、専用の
電源パッドＶ　Ｃ１ｔ　Ｖ　Ｅｌから給電しているため
、出力トランジスタＴ１．Ｔ、、Ｔ、から給電される充
放電時のみ電流が流れる回路ブロックＫによる電源雑音
の影響を受けずに安定動作を図ることができる。また、
端子ＶｃやＶＲ□等に印加する電圧も安定であることが
要求されるため、Ｖｃｍ、ＶＥ工から給電される回路で
発生させるとよい。本発明の目的は、オンチップ電圧リミッタ中の基準電圧
発生及び比較を行なう回路の電源を専用の電源パッドか
ら給電し、充放電時のみ電流が流れる回路ブロックによ
る電源雑音の影響を受けずに安定動作を図ることにある
。これは広く、ＬＳＩを複数の回路ブロックに分け、特
に大負荷容量を充放電する回路ブロック、或いは特に安
定な電源電圧を必要とする回路ブロックには、その他の
通常回路とは別の専用の電源パッドから電源を印加する
構成で安定動作を図ることだといえる。第９図にこのよ
うに本発明の概念を拡大した実施例を示す。ＤＲＡＭを
例にしている。第９図では、ＤＲＡＭの１チツプ上の電源用ポンディン
グパッド（Ｖｃｃｐ、　ＶＣＣＭ、　ＶＣＣＲＩ　ＶＣ
ＣＯＩＶｓｓｐｙ　ＶｓｓＭｙ　ＶＳＳＲ，ＶＳＳＯ）
から、各回路ブロックへの電源電圧の印加方法を示して
いる。なお、パッケージの外にお＆ＮテＶｃｃｐ、　Ｖ
ｃｃＭ＊　ＶＣＣＦ＃ｖ　ｃｃｏは正電源Ｖｃｃに、Ｖ
ｓｓｐ＋　ＶｓｓＭｙ　ＶＳＳＦ、　Ｖｓｓｏは負電源
Ｖｓｓに接続される。ＴＴＬインタフェースノ場合、通
常Ｖｃｃ＝　５　Ｖ　、　Ｖｓｓ＝　ＯＶ　テあり、Ｅ
ＣＬインタフェースの場合、通常Ｖｃｃ＝ＯＶ、Ｖｓｓ
＝−５，２Ｖである。ブロックＭはメモリセルアレーブロックであり、メモリ
セルへの再書き込みやリフレッシュ用の電流をＶ　ｃｃ
Ｍ、　Ｖ　ｓｓＭから印加する。高速の大容量ＤＲＡＭ
では、再書き込み時にピーク値が２００〜４００ｍＡの
データ線充放電電流が流れつるためＶＣＣＭ、　ＶＳＳ
にには大きな雑音電圧が誘起されるので、専用のポンデ
ィングパッドから電流を供給し、他回路の誤動作を防止
する。ブロックＦは基準電圧発生回路ブロックであり、オンチ
ップ電圧リミッタ用の基準電圧や、ＥＣＬインタフェー
スの入出力バッファ用参照電圧発生回路や、定電流源駆
動電圧発生回路からなる。これらには、安定な電源電圧
Ｖ　ＣＩＣＦ　ｔ　Ｖ　ｓｓｐを供給するために、専用
のポンディングパッドから印加する。また、他にアナロ
グ・ディジタル混在形ＬＳＩでは、アナログ回路もこの
回路ブロックに含まれる。ブロックＯは出力回路ブロックである。出力負荷容量を
高速に充放電するときも電源電圧Ｖ　ｃ　ｃｏ　＋Ｖ　
ｓｓｏに大きな雑音電圧が誘起されるので、これらにも
専用のポンディングパッドから印加する。また、ＥＣＬの出力のように出力レベルを精度良く制御
する出力回路ブロックのうち、ＤｏＵＴ用トランジスタ
を除く出力レベルを決めるためのカレントスイッチ回路
には安定なＶ　ＣＣＦ　、　Ｖ　ＳＳＦを供給すべきで
ある。ブロックＰはその他の周辺回路ブロックであり、アドレ
スバッファ、デコーダ、ワードドライバやメインアンプ
、制御回路等がある。このブロックには特別の安定性は
要求されないが、他のブロックに大きな雑音電圧が印加
されないようにＶｃｃｐ＋Ｖ　ｓｓｐとして専用のポン
ディングパッドから供給し、先に述べたＶ　ｃｃＭ、　
Ｖ　ＣＣＦ　ｍ　Ｖ　ｃｃｏ　＋　Ｖ　ＳＳＭ　１Ｖｓ
ｓ＋−ｙ　Ｖｓｓｏと分離する。以上のように構成すれば、大負荷容量を充放電する回路
ブロック、或いは特に安定な電源電圧を必要とする回路
ブロックには、その他の通常回路とは別に専用の電源パ
ッドから電源を印加できるため、他回路ブロックによる
雑音の影響を小さく抑えることができる。第１０図、第１１図はポンディングパッドからパッケー
ジのリードフレームへのワイヤボンディングの方法を示
したものである。ここで、チップ上の配線遅延を等方的
にするために、１９８７年アイニスニスシーシー、ダイ
ジェストオブテクニ力ルペイパーズ、第３１６頁（１９
８７Ｉ　Ｓ　ＳＣＣ，Ｄｉｇｅｓｔ　　ｏｆ　　Ｔｅｃ
ｈｎｉｃａｌＰａｐｅｒｓ、ｐ、３１６）に示されてい
るように、ポンディングパッドの配置は中央配置として
いる。第１０図はポンディングパッド毎に異なるリードフレー
ムへ配線する方式、第１１図は複数のポンディングパッ
ドから共通のリードフレームへ配線する方式である。第
１０図の方が電源がより完全に分離されるが、パッケー
ジのピン数が増加する欠点がある。第１１図の場合はや
や雑音が乗りやすいが、パッケージのピン数は減少でき
る利点がある。なお高速のＤＲＡＭではボンディングワイヤやパッケー
ジの持つインダクタンスによる雑音が問題となる。その
解決策としてフリップチップ方式％式％等のワイヤレスボンディング法が提案されている。これはチップの電極部に予めウェーハエ程でハンダバン
ブを形成しておき基板の導体パタンにフェイスダウンで
位置合わせしてハンダ融着する方法である。このワイヤ
レスボンディング方式と本発明を組み合わせれば、さら
に安定なりＲＡＭを得ることができる。以上、ＤＲＡＭを例に本発明の実施例を述べてきたが、
本発明はオンチップ電圧リミッタを用い充放電時にのみ
電流が流れる回路ブロックを持つ他のＳＲＡＭ、ＥＰＲ
ＯＭ、ＥＥＰＲＯＭ等のメモリＬＳＩや論理ＬＳＩに広
く適用することができる。

【発明の効果】

本発明では、オンチップ電圧リミッタにおいて、基準電
圧発生回路ブロック及び比較回路ブロックの電源と出力
トランジスタの電源とを分離し、それぞれ別個の電源パ
ッドから供給したことにより、出力トランジスタに大き
な過渡電流が流れても、基準電圧発回路ブロック及び比
較回路ブロックには別の電源パッドから電流が供給され
るため、これらは安定に動作することができる。また、この結果基準電圧の発生及び出力トランジスタの
制御が良好に行なえるため内部電源端子から所望の電圧
と電流を安定に供給でき、ＬＳＩ全体が安定動作となる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路ブロック図、
第２図及び第３図は第１図において呂力トランジスタを
ＭＯＳで構成した本発明の他の実施例を示す図、第４図
は第１図の基準電圧発生回路及び比較回路を具体的に示
した回路図、第５図〜第７図はＥＣＬインタフェースの
ＬＳＩに本発明を適用した場合の電源バットの構成を示
す平面図、第８図は第７図の構成においてＤＲＡＭの回
路を具体的に示した回路図、第９図は本発明の概念を広
げた場合の電源パッドの構成を示す平面図、第１０図、
第１１図はワイヤボンディングの実施例を示す平面図で
ある。符号の説明Ｆ・・・基準電圧発生回路ブロックＡ・・・制御回路ブロックＴ・・・出力トランジスタＫ・・・充放電時のみ電流が流れる回路ブロックＣ・・
・バイパスコンデンサＩｓ・・・待機時用電流源Ｖｃ工〜■ｃ４・・・高電位電源パッドＶＥ１〜■Ｅ４
・・・低電位電源パッドエ・・・入力回路ブロックＯ・・・出力回路ブロックＰＤ・・・デコーダＷＤ・・・ワードドライバＭ・・・メモリセルアレーＤおよび／Ｄ・・・データ線ＤＣ・・・コモンデータ線ＤＢ・・・データバス線め図〜図 η

Claims

【特許請求の範囲】１）外部電源電圧と異なる内部電源電圧を第４の回路群
に供給する第１の回路と基準電圧を発生する第２の回路
と該基準電圧と該内部電源端子の電圧とを比較して第１
の回路を制御する第３の回路とを有する半導体装置にお
いて、第１の回路の電源電圧供給用のボンディングパッ
ドと第２及び第３の回路の電源電圧供給用のボンディン
グパッドのうち、少なくとも一つは別パッドとしたこと
を特徴とする半導体装置。２）該第１の回路をバイポーラトランジスタを用いて構
成したことを特徴とする特許請求の範囲第１項記載の半
導体装置。３）該第２の回路をバイポーラトランジスタのバンドギ
ャップジェネレータを用いて構成したことを特徴とする
特許請求の範囲第１項または第２項記載の半導体装置。４）ＭＯＳトランジスタで構成されたメモリセルを含む
ことを特徴とする特許請求の範囲第１項または第２項ま
たは第３項記載の半導体装置。５）該内部電源端子と外部電源端子との間に挿入するバ
イパスコンデンサをＭＯＳトランジスタのゲート・チャ
ネル間容量で構成したことを特徴とする特許請求の範囲
第１項または第２項または第３項または第４項記載の半
導体装置。６）該バイパスコンデンサを構成するＭＯＳトランジス
タが、デプレッシヨン形であることを特徴とする特許請
求の範囲第５項記載の半導体装置。７）該デプレッション形ＭＯＳトランジスタのチャネル
領域をそのＭＯＳのゲート層形成以前に形成し、かつソ
ース及びドレイン領域と同一導電形層のウエル領域に形
成することを特徴とする特許請求の範囲第６項記載の半
導体装置。