JPH06204847A

JPH06204847A - 出力回路及び半導体集積回路装置

Info

Publication number: JPH06204847A
Application number: JP5275459A
Authority: JP
Inventors: Kiyohiro Furuya; 清広古谷; Hideyuki Ozaki; 英之尾崎
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-11-04
Filing date: 1993-11-04
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】半導体集積回路装置の出力回路の特性を用途
に応じて容易に変えられるようにする。また、多数の出
力回路を備えた半導体集積回路装置で、高電圧発生回路
の電荷供給能力を出力回路での高電圧の消費量に応じて
可変にする。また、バーンイン試験時に高電圧供給回路
の破壊を防止する。【構成】出力回路４１の特性をボンディング切り換え
によって可変にしたので、同一チップで複数の出力特性
を備えた半導体集積回路装置を製造できる。出力回路４
１で使用する高電圧供給回路を出力回路４１近傍に分散
して配置したので出力回路４１の出力するデータの極性
に応じて、高電圧供給の能力を可変にできる。また、バ
ーンイン試験時には、ブーストされる節点のプリチャー
ジ電位を低くしたのでバーンイン試験時の過電圧が防止
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
出力回路と半導体集積回路装置に関し、特にノイズの発
生を抑制し、バーンイン試験を考慮して改善された出力
回路と半導体集積回路装置に関するものである。

【０００２】

【従来の技術】一般に、プリント回路基板上には複数の
半導体集積回路装置が配置されており、それらの入出力
端子は、プリント回路基板上に設けられた配線を介して
互いに接続されている。従って、一つの半導体集積回路
装置からの出力信号は、その出力端子（または出力リー
ド）に接続された他の半導体集積回路装置を負荷として
駆動することになる。

【０００３】通常、半導体集積回路装置の出力段には、
出力端子に接続された負荷を駆動する為の出力回路が設
けられている。出力端子に接続される負荷の大きさは様
々であり、大きな負荷（重負荷）が接続される場合も、
小さな負荷（軽負荷）が接続される場合もある。その
為、大きな負荷をも駆動できるように、出力回路の最終
段のトランジスタは、一般に大きな相互コンダクタンス
（または電流駆動力）を有するものが使用されている。
本発明は、半導体集積回路装置の出力段に設けられる出
力回路全般に適用可能であるが、以下の記述では、本発
明がＤＲＡＭ（ダイナミックランダムアクセスメモリ）
に適用される例について説明する。

【０００４】図２５は例えば、特開平３−２１４６６９
号に示された、従来の出力回路３３０の主要部を示す構
成図であり、図において、１〜４はＮ型ＭＯＳＦＥＴ、
トランジスタ１のチャネル幅は、トランジスタ３のチャ
ネル幅より小さく、トランジスタ２のチャネル幅はトラ
ンジスタ４のチャネル幅より小さい。５、６はＮＡＮＤ
回路７〜１０は、レベル変換機能をもったＮＯＲ回路、
１１、１２はインバータ、１３ａ、１４ａは遅延用の抵
抗であり、１３ａでの遅延は、１４ａでの遅延よりも大
きくなるように設計されている。

【０００５】Ｖ_CCEは、外部から供給される電源電圧
（５Ｖ）であり、ＮＡＮＤ回路５、６、インバータ１
１、１２はＶ_CCEからチップ内部の電圧降下回路で発生
されたＶ_CCEよりも低い電位Ｖ_CCI（３．３Ｖ）が供給
されている。ＮＡＮＤ回路５、６、インバータ１１、１
２の出力振幅は、Ｖ_CCI（３．３Ｖ）であり、ＮＯＲ回
路７〜１０の出力振幅はＶ_CCE（５Ｖ）なので、ＮＯＲ
回路７〜１０は、論理振幅をＶ_CCI（３．３Ｖ）からＶ
_CCE（５Ｖ）に変換する機能を備えている。

【０００６】Ｍ_O、バーＭ_Oは、出力回路に相補で入力
されるデータ信号で、Ｍ_O＝“Ｈ”、バーＭ_O＝“Ｌ”
の時に、出力回路が出力ピンＤＱに“Ｈ”を出力し、Ｍ
_O＝“Ｌ”、バーＭ_O＝“Ｈ”の時に、出力ピンＤＱに
“Ｌ”を出力する。φ_MAは、出力回路の活性化信号であ
る。φ_MA＝“Ｌ”の時、節点Ｎ１、Ｎ２、Ｎ３、Ｎ４
は、“Ｌ”でトランジスタ１、２、３、４は、非導通と
なり、出力ピンＤＱはハイ・インピーダンス状態とな
る。

【０００７】次に、信号φ_MA＝“Ｈ”となって、出力回
路がデータ信号（Ｍ_O、バーＭ_O）に従って、データ
“Ｈ”を出力する時の動作について、図２６を用いて説
明する。時刻ｔ₁に出力データＭ_O＝“Ｈ”、バーＭ_O
＝“Ｌ”に確定した後、信号φ_MAを“Ｈ”として、出力
回路を活性化すると、節点Ｎ１の電位Ｖ１と節点Ｎ３の
電位Ｖ３が“Ｈ”となるが、節点Ｎ３の電位Ｖ３は、節
点Ｎ１の電位Ｖ１よりも１ｎｓｅｃ遅れて“Ｈ”となる
ように、遅延用の抵抗１３ａの値は、遅延用抵抗１４ａ
の値よりも大きく設定されているので、図２６の
（ｃ）、（ｄ）のような波形となるため、トランジスタ
３は、トランジスタ１よりも１ｎｓｅｃ遅れて導通す
る。

【０００８】出力ピンＤＱには、パッケージのリードや
ボンディング・ワイヤおよび基板上の配線などの寄生イ
ンダクタンス１０４、寄生容量１０５や、この出力回路
から出力されたデータが入力される他のＬＳＩの入力ピ
ンの入力容量１０６が負荷３３１として接続されてい
る。

【０００９】ところで、メモリＩＣなどの半導体記憶装
置は、さまざまな用途に使用されるので、出力回路が駆
動すべき負荷は用途によって大きくかわる。図２６
（ｅ）は、負荷容量が小さい場合のＤＱの波形である。
節点Ｎ１の電位Ｖ１が“Ｈ”となり、小さいチャネル幅
のトランジスタ１が導通している間に、負荷容量が充電
されている。ここでもし、遅延用の抵抗１３ａと遅延用
１４ａの抵抗値が、節点Ｎ３の電位Ｖ３が節点Ｎ１の電
位Ｖ１よりも遅れて“Ｈ”となるように設定されていな
いで、節点Ｎ３の電位Ｖ３が図２６（ｄ）の一点鎖線の
ような波形となった場合、チャネル幅の小さいトランジ
スタ１と、チャネル幅の大きいトランジスタ３が同時に
導通して、小さい負荷容量を急速に充電する。この時、
寄生インダクタンス１０４で発生する、超電力Ｌ・ｄｉ
／ｄｔが励起源となって、寄生インダクタンス１０４、
負荷量１０６、寄生容量１０５で構成される共振回路が
リンギングを起こす。このリンギングの振幅は、励振の
強度Ｌ・ｄｉ／ｄｔが大きいほど大きくなるので、ＤＱ
の波形は、図２６（ｆ）のように、節点Ｎ３の電位Ｖ３
が節点Ｎ１の電位Ｖ１よりも遅れて“Ｈ”となっていた
場合（図２６（ｅ））と比べて、ノイズが大きくなる。
ところが、負荷容量が大きい場合には、時刻ｔ₃に、節
点Ｎ１の電位Ｖ１が“Ｈ”となって、小さいトランジス
タ１が導通しただけでは、十分な速度で負荷容量が充電
されず、時刻ｔ₄に節点Ｎ３の電位Ｖ３が“Ｈ”となっ
てからＤＱが“Ｈ”となる。

【００１０】

【発明が解決しようとする課題】従来の出力回路は以上
のように構成されているので、負荷が軽い場合にも、出
力にリンギングが起こらないが、負荷が重い場合には、
節点Ｎ３の電位Ｖ３が“Ｈ”になる速度を節点Ｎ１の電
位Ｖ１が“Ｈ”になる速度よりも遅くした時間（１ｎ
ｓ）だけ、出力回路の出力が遅れるという問題点があっ
た。そこで、軽負荷状態で使用する半導体集積回路は、
図２５の出力回路を用い、重い負荷状態で使用する半導
体集積回路は、図２５の節点Ｎ３の電位変化と、節点Ｎ
１の電位変化を同時にした出力回路を用いることが必要
となる。その場合、同一機能を持つ半導体集積回路を、
用途に対応して軽負荷用と重負荷用の２品種製造する必
要があり、製造設備が２種類必要となり、製造コストが
増えるという問題点があった。

【００１１】また、複数の出力回路を備えた従来の集積
回路装置は、各出力回路へ高電圧を供給する為に、１つ
の高電圧供給回路を備えているが、全ての出力回路から
同時にハイレベルデータ“Ｈ”が出力できるように、高
電圧供給回路を設計する場合、通常の動作状態（ハイレ
ベルデータ“Ｈ”とローレベルデータ“Ｌ”とが混在し
ている）のときでも、大きな電力が消費されることにな
り好ましくない。一方、出力データのハイレベルデータ
“Ｈ”の数に応じて、高電圧供給回路の電力供給能力が
可変になるように設計する場合、各出力回路から高電圧
供給回路へハイレベルデータ“Ｈ”の数を通知する為の
出力データ信号を伝送する配線を接続する必要が生じ、
この場合も、集積度の観点から好ましくない。さらにま
た、高電圧供給回路を備えた従来の半導体集積回路装置
では、バーンイン試験時に、過大な高電圧の発生によ
り、内部回路が破壊され易いので、所望のレベルの高電
圧を電源電圧Ｖ_CCとして供給することができず、所望の
バーンイン試験を行うことができなかった。

【００１２】本発明は、上述の事情に鑑みてなされたも
のであり、ボンディングパッドに与えられた電位に応じ
て、出力電流の増加率を制御する手段を設けることによ
り、ノイズの発生を抑制できる出力回路を、出力端子毎
の出力回路の各々に、出力データ信号を決定するデータ
信号に応答して、電源電位を超える高電圧を供給する高
電圧供給手段を設けることにより、配線の増加を伴わな
い消費電力の少ない出力回路を、バーンイン試験を検知
する手段と、この手段がバーンイン試験を検知したとき
に、高電圧供給手段において発生する電圧を低下させる
手段とを設けることにより、バーンイン試験時に内部回
路が破壊されない出力回路を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】第１及び第４〜１４発明
は、同一半導体集積回路チップで、最終工程のアセンブ
リ工程でボンディングの方法を変えることによって出力
回路の特性を軽負荷用と重負荷用に切り換えられるよう
にしたものであり、半導体集積回路の基板上に設けられ
たアノード（ボンディングパッド）に与えられた電位に
応じて、出力電流の増加率を制御する手段を備えること
を特徴とする。

【００１４】第２及び第１５発明は、出力端子毎の出力
回路の各々に、出力データ信号を決定するデータ信号に
応答して、電源電位を超える高電圧を供給する高電圧供
給手段を備えることを特徴とする。第３及び第１６〜１
８発明は、バーンイン試験を検知する手段と、この手段
がバーンイン試験を検知したときに、高電圧供給手段に
おいて発生する電圧を低下させる手段を備えることを特
徴とする。

【００１５】

【作用】第１及び第４〜１４発明では、半導体集積回路
の基板上に設けられたアノード（ボンディングパッド）
に与えられた電位に応じて、出力電流の増加率を制御す
るので、アノードに与える電位を選択することにより、
出力回路の特性を軽負荷用と重負荷用に切り換えること
ができる。

【００１６】従って、軽負荷用デバイと重負荷用デバイ
スの製造工程は、ウェハプロセスと良品の選別まで同一
工程でよく、顧客の注文に応じて、軽負荷用デバイス
と、重負荷用デバイスにアセンブリ工程で作り分けでき
るので製造設備に無駄がなく、生産計画もたてやすいと
いう利点がある。

【００１７】第２及び第１５発明では、出力端子毎の出
力回路の各々に備えられた高電圧供給手段が、出力デー
タ信号を決定するデータ信号に応答して、電源電位を超
える高電圧を供給するので、出力回路全体として、出力
データのハイレベルデータ“Ｈ”の数に応じて、高電圧
供給回路の電力供給能力が可変になる。第３及び第１６
〜１８発明は、バーンイン試験を検知する手段がバーン
イン試験を検知したときに、高電圧供給手段において発
生する電圧を低下させるので、バーンイン試験時に内部
回路が破壊されない。

【００１８】

【実施例】図１は、本発明による出力回路を適用したＤ
ＲＡＭの１例の構成を示すブロック図である。図におい
て、２０１は多数のメモリセルを備えたメモリセルアレ
イ、２０２は行アドレス信号に応答してメモリセルアレ
イ２０１内の行を選択する為の行デコーダ、２０３は列
アドレス信号に応答してメモリセルアレイ２０１内の列
を選択する為の列デコーダ、２０４は外部から与えられ
るアドレス信号Ａ₀〜Ａ_nを受ける為のアドレスバッフ
ァであり、アドレスバッファ２０４は、行アドレス信号
を行デコーダ２０２へ、列アドレス信号を列デコーダ２
０３へ各々与える。

【００１９】２０５はメモリセルの微小信号を論理信号
レベル迄増幅し、論理信号に変換するセンスアンプと、
行デコーダ２０２及び列デコーダ２０３の選択に従っ
て、メモリセルアレイ２０１の読出し／書込みを制御す
る入出力制御回路である。２０６はクロック信号発生器
であり、行アドレスストローブ信号バーＲＡＳ、列アド
レスストローブ信号バーＣＡＳ、出力イネーブル信号バ
ーＯＥ及び書込みイネーブル信号バーＷＥを受け、ＤＲ
ＡＭ２００内の各部内部回路へ各種クロック信号を与え
る。

【００２０】２１１〜２１ｍは入力回路と出力回路とで
構成されるデータ入出力回路、ＤＱ１〜ＤＱｍはデータ
出力端子であり、データ入出力回路２１１〜２１ｍとデ
ータ出力端子ＤＱ１〜ＤＱｍとは、各々１対１に対応し
て接続されている。２２１〜２２ｍはデータ出力の為の
高電圧供給回路（ＨＶＧ）であり、データ入出力回路２
１１〜２１ｍの各々に設けられ、出力データ信号を決定
する与えられたデータ信号に応答して、対応する入出力
回路２１１〜２１ｍ内の出力回路へ高電圧を供給する。
また、バーンイン試験検知信号ＢＲＮを与えられたとき
は、供給する高電圧の電位を低下させる。

【００２１】２０７は行デコーダ２０２へ高電圧を供給
する為の高電圧供給回路（ＨＶＧ）、２０８はＤＲＡＭ
２００内の前記入出力回路２１１〜２１ｍと行デコーダ
２０２以外の各部へ高電圧を供給する為の高電圧供給回
路（ＨＶＧ）である。４９は外部から与えられる電源電
圧Ｖ_CCの電位からバーンイン試験の実施を検知し、高電
圧供給器２０７，２０８，２２１〜２２ｍへバーンイン
試験検知信号ＢＲＮを出力するバーンイン試験検知回路
である。

【００２２】４５はＤＲＡＭ２００である半導体集積回
路の基板上に設けられたボンディングパッド４２ｔに与
えられた電位を検出する電位検出回路である。ボンディ
ングパッド４２ｔには接地電位Ｖ_SSを与える配線（また
は金線）２３５が選択的に接続されており、電位検出回
路４５は、ボンディングパッド４２ｔの電位が接地電位
Ｖ_SSのときは、ハイレベル信号の電位検出信号φ₁を、
それ以外のときは、ローレベル信号の電位検出信号を入
出力回路２１１〜２１ｍ内の各出力回路へ出力する。

【００２３】以下に、第１発明をその実施例を示す図面
に基づいて説明する。図２は、図１に示した入出力回路
２１１〜２１ｍ内の各出力回路の回路図である。図２に
おいて、１５〜２４はＮ型ＭＯＳＦＥＴ、２５〜３０は
Ｐ型ＭＯＳＦＥＴ、３１〜３４はインバータ、３５〜３
６は遅延素子、３７〜３８はＮＡＮＤ回路、３９〜４０
はＮＯＲ−ＯＲ回路である。トランジスタ１８のチャネ
ル幅は、トランジスタ１９のチャネル幅より短く、トラ
ンジスタ２３のチャネル幅はトランジスタ２４のチャネ
ル幅より短い。（トランジスタ１８、２３のチャネル長
をトランジスタ１９、２４のチャネル長より長くしても
よい。）Ｍ_O、バーＭ_Oはデータ信号、φ_MAは出力回路
活性化信号であり、図２５の場合と同じ意味である。φ
₁は、出力回路の特性を切り換える信号であり、φ₁＝
“Ｌ”の時出力回路は重負荷用になり、φ₁＝“Ｈ”の
時、出力回路は軽負荷用になる。図３は信号φ₁を発生
する電位検出回路４５の例である。図において、４２は
ボンディングパッド、４３は、チャネル長が長くて導電
度の低いＰ型ＭＯＳＦＥＴ、４４はインバータである。

【００２４】ボンディングパッドの電位が固定されてい
ない時は、インバータの入力は、Ｐ型ＭＯＳＦＥＴを通
じて“Ｈ”に充電されるので信号φ₁は“Ｌ”となる。
また、ボンディングパッドが接地電位にボンディングさ
れると信号φ₁は“Ｈ”となる。図５、図６は、図２の
出力回路を４ＭビッドＤＲＡＭに適用した例である。図
において、４５は電位検出回路、４１ａ〜４１ｄは出力
回路、４２ａ〜４２ｕはボンディングパッド、４６ａ〜
４６ｔはリード、である。図５の様に、ボンディングパ
ッド４２ｔをボンディングしなければ、φ₁＝“Ｌ”と
なり重負荷用デバイスになる。また、図６の様に、ボン
ディングパッド４２ｔを接地電位Ｖ_SSにボンディングす
ると軽負荷用デバイスになる。

【００２５】次に、図２の出力回路の動作について、説
明する。電源電圧３．３Ｖの時、出力回路の出力端子Ｄ
Ｑの“Ｈ”レベルが３．３Ｖになるように、節点Ｎ５、
Ｎ７の“Ｈ”レベルを、電源電圧よりも、トランジスタ
１８、１９の閾値以上、高いレベルにする必要があるた
め、チップ内部で発生した高電圧Ｖ_CH（５Ｖ）を使用し
ている。

【００２６】時刻ｔ₁に、データ信号Ｍ_O＝“Ｈ”とな
った後、時刻ｔ₂に出力回路活性化信号φ_MA＝“Ｈ”と
なる。信号φ₁＝“Ｌ”で、重負荷用の場合は、節点Ｎ
５と節点Ｎ７はほとんど同時に“Ｈ”となり、トランジ
スタ１８と１９の両方で負荷を充電する出力信号ＤＱは
図７（ｅ）のように“Ｈ”となる。信号φ₁＝“Ｈ”で
軽負荷用の場合は、信号φ₂が“Ｌ”となるため、節点
Ｎ７は、節点Ｎ５より遅延回路３５での遅延だけおくれ
て“Ｈ”になる。この場合、負荷は小さいが、チャネル
幅の狭いトランジスタ１８だけで負荷を充電するので出
力信号ＤＱは、図７（ｆ）の様に、図７（ｅ）の場合と
同様に適当な、速度で立ち上がるためリンギングが小さ
くおさえられる。さらに、この過渡現象が終了した時点
に、チャネル幅の長いトランジスタ１９がＯＮするの
で、過渡現象が終了した時点の出力回路の駆動能力は、
重負荷用の場合と同じである。従って、ボンディングに
よって、軽負荷の場合にリンギングがおきないように過
渡的な駆動能力を抑えた動作モードを選択しても直流的
な出力回路の駆動能力は、重負荷用にボンディングした
場合と同じにすることができる。

【００２７】以下に、第２発明をその実施例を示す図面
に基づいて説明する。図２の出力回路は、高電圧Ｖ_CHを
用いているが、図２７は、特開平３−２１４６６９号に
示された、高電圧Ｖ_CH発生回路を備えたチップの構成図
である。図において、４２はボンディングパッド、４８
は高電圧供給回路、４１は出力回路、１０７はメモリセ
ルアレイ、１０９は列デコーダ、１０８は行デコーダで
ある。図２７の構成では、出力回路４１から離れたとこ
ろに高電圧供給回路が一カ所配置されていて高電圧を行
デコーダ１０８に供給している。このチップは、出力回
路が４つしかないが、図６に示されるようなデータ出力
ピンが１６個あるような半導体集積回路に、図２の出力
回路を適用しようとすると、図２７のような高電圧供給
回路Ｖ_CHの配置構成では次のような問題がある。図２の
出力回路はＤＱに“Ｈ”を出力する時だけ、節点Ｎ５、
Ｎ７を高電位Ｖ_CHに充電するために高電位Ｖ_CHを消費す
る。従って、１６個の出力回路がすべて“Ｈ”を出力す
る時と、１６個のうち１つだけが“Ｈ”を出力する時で
は、Ｖ_CHの消費電流１６倍異なるため、Ｖ_CH発生回路４
８が供給すべき電流量が異なる。従って、最も消費電流
が多くなる１６個すべてに“Ｈ”が出た場合に合わせて
Ｖ_CH発生回路の能力を設計すると、出力データに“Ｌ”
が多い場合が続いた時に高電位Ｖ_CHが過剰に供給され無
駄になる。そこで、出力データの“Ｈ”の数に応じて高
電位Ｖ_CH発生回路の能力を変えようとすると、１６種の
データ線Ｍ_O、バーＭ_Oを図２７のＶ_CH発生回路４８ま
で引っぱって引く必要があり、配線が３２本増加するの
でチップ面積が増大する。

【００２８】そこで図１１のように、行デコーダ等に、
高電位を供給する高電圧供給回路４８ｑとは別に、出力
回路４１ａ〜４１ｐの近傍に、複数の高電圧供給回路４
８ａ〜４８ｐを配置した。高電圧供給回路４８ｑと高電
圧供給回路４８ｇ〜４８ｐの出力Ｖ_CHは共通接続されて
いる。

【００２９】図８は、高電圧供給回路の例である。図に
おいて、６４〜７１はＮ型ＭＯＳＦＥＴ、６１はＰ型Ｍ
ＯＳＦＥＴ、７２〜７５はインバータ、７６，７７はＮ
ＡＮＤ回路、７８はＮＯＲ回路、１１０、１１１、１１
２はキャパシタ、である。５１はポンプ回路部で、５０
はポンプ駆動信号発生回路部である。次に、動作につい
て図９を用いて説明する。データ“Ｈ”が出力される場
合、時刻ｔ₁にデータ信号Ｍ_Oが“Ｈ”となり、次に出
力回路活性化信号φ_MAが“Ｈ”となると、活性化信号φ
_PPE＝“Ｈ”としておくと、ポンプ活性化信号φ_PEが
“Ｈ”となる。

【００３０】その場合、あらかじめ、節点Ｎ１０、Ｎ１
１は、φ_PE＝“Ｌ”の時、節点Ｎ１０、Ｎ１１はＶ_CCに
充電されていたので、φ_PE＝“Ｈ”となると、キャパシ
タ１１１、１１２によって、昇圧されて、節点Ｎ１０
は、２Ｖ_CCとなり、節点Ｎ１１は、トランジスタ７１が
導通することにより、Ｖ_CHに電荷を供給する。このよう
にしてデータ“Ｈ”を出力する出力回路の近傍に配置さ
れた高電圧供給回路だけが、動作して、出力回路で消費
した高電圧を復帰させるので、高電圧Ｖ_CHが過不足なく
供給できる。

【００３１】また、高電圧供給回路をパッドの近傍に分
散して配置し、出力回路まで延伸するデータ信号Ｍ_Oか
らポンプ活性化信号を作っているので、１６個の出力回
路の出力する“Ｈ”データの数によって、高電圧供給回
路の供給する電荷量が可変にするようにしても、配線の
数が増加しない。

【００３２】以下に、第３発明をその実施例を示す図面
に基づいて説明する。ところで、半導体集積回路は、初
期不良を起こすデバイスを取り除いて出荷するために、
一定時間、通常動作させる電源電圧よりも高い電圧で動
作させて弱いデバイスを破壊させるバーンイン試験を行
う。しかし、図９の内部波形からわかるように、節点、
Ｎ９やＮ１０は、２Ｖ_CC−Ｖ_THや２Ｖ_CCとなる。バーン
イン試験をＶ_CC＝５Ｖで行うと、節点Ｎ９、Ｎ１０の電
圧はそれぞれ、約９Ｖ、約１０Ｖになるため正常なデバ
イスでも寿命を著しく短くしてしまうという問題があ
る。

【００３３】トランジスタ６２、６３、６９、７０で構
成されるクランプ回路で節点Ｎ９、Ｎ１０はそれぞれ、
Ｖ_CC＋２Ｖ_TH〜約７Ｖに最終的にはクランプされるが、
キャパシタ１１０、１１１で昇圧された時、クランプ回
路によりリークするまでの間過渡的に、前述の高い電圧
となる。この問題を解決するために、図８の高電圧供給
回路では、Ｐ型ＭＯＳＦＥＴ６１を、バーンイン試験時
にはオフして、節点Ｎ９、Ｎ１０の昇圧前の電位を下げ
るようにした。図１３に、動作波形を示す。バーンイン
時には、図のように、節点Ｎ９、Ｎ１０の昇圧前の電位
はそれぞれ、トランジスタ６２、６３、６６で降下した
Ｖ_CC−３Ｖ_THと、トランジスタ６２、６３で降下したＶ
_CC−２Ｖ_THであるので昇圧後の節点Ｎ９、Ｎ１０の電位
は、２Ｖ_CC−３Ｖ_TH〜約７Ｖ、２Ｖ_CC−２Ｖ_TH〜約８Ｖ
でストレスを正常なデバイスは破壊しないが、欠陥を含
んだデバイスは破壊するような強度に調節することがで
きる。図１２は、バーンイン試験状態か否かを検知する
回路の構成例で、図で５２〜５６はＮ型ＭＯＳＦＥＴ、
５７、５８はＰ型ＭＯＳＦＥＴ、５９、６０はインバー
タである。

【００３４】通常Ｖ_CC＝３．３Ｖで動作する半導体集積
回路の場合、Ｖ_CC＞４Ｖでは、バーンイン試験状態と考
えてよいので、Ｖ_CCが４Ｖ_TH〜４Ｖ以上になると、トラ
ンジスタ５２〜５５が導通して、信号ＢＲＮが“Ｈ”に
なる。ブーストされる節点の過電圧を防止する前述の方
法は、出力回路以外にも応用できる。図１４、図１５は
セルフ・ブーストされる節点を保護する為に前述の方法
を利用した例である。

【００３５】図１４において８２、８３、８４はＮ型Ｍ
ＯＳＦＥＴ、７９、８０、８１はＰ型ＭＯＳＦＥＴ、８
５はインバータ、図１５において、８６〜９９はＮ型Ｍ
ＯＳＦＥＴ、１００、１０１はＰ型ＭＯＳＦＥＴ、１０
２、１０３はインバータ、１０４はＮＡＮＤ回路であ
る。図１５はたとえばＤＲＡＭの行デコーダ回路に使用
されている。次に動作について、図１６のタイミング図
を用いてワード線Ｗ_L0が選択される場合について説明す
る。時刻ｔ₁にＮＡＮＤ回路が選択され節点Ｎ１４が
“Ｈ”となる。トランジスタ１００、１０１、８６、８
７で構成されたレベル変換回路で節点Ｎ１３が“Ｈ”と
なる。すると節点Ｎ１２は、トランジスタ８８のゲート
電位をＶ_Qとすると、Ｖ_Q−Ｖ_THになる。時刻ｔ₂に、
信号φ_X0がＶ_CHになると、節点Ｎ１２の電位は、トラン
ジスタ９２のゲート−ソース容量によるカップリングに
よりセルフ・ブーストされる。セルフ・ブーストの効率
をＫとすると、節点Ｎ１２の電位は、Ｖ_Q−Ｖ_TH＋ＫＶ
_CHになる。Ｖ_Q−Ｖ_TH＋ＫＶ_CHの電位がφ_X0の電位Ｖ_CH
よりもＶ_TH以上高い場合リード線Ｗ_L0の電位はＶ_CHとな
る。

【００３６】通常動作時、Ｖ_CCは３．３Ｖでバーンイン
信号ＢＲＮ＝“Ｌ”なので図１４の節点Ｎ１５の電位は
“Ｌ”なのでトランジスタ８１が導通し信号Ｖ_Qの電位
は、Ｖ_CHとなる。従って、図１５の節点Ｎ１２は時刻ｔ
₂にＶ_Q−Ｖ_TH＋ＫＶ_TH＝（１＋Ｋ）Ｖ_CH−Ｖ_TH＝６．
５Ｖ（但し、Ｋ＝０．５、Ｖ_CH＝５Ｖ、Ｖ_TH＝１Ｖ）と
なる。

【００３７】バーンイン試験時Ｖ_CC＝５．０Ｖでバーン
イン信号ＢＲＮ＝“Ｈ”なので図１４の節点Ｎ１５の電
位はＶ_CHなのでトランジスタ８１はオフとなり、Ｖ_Qの
電位はＶ_CH−Ｖ_THとなる。従って、図１５の節点Ｎ１２
は時刻ｔ₂にＶ_Q−Ｖ_TH＋ＫＶ_CH＝（１＋Ｋ）Ｖ_CH−２
Ｖ_TH＝７Ｖ（但し、Ｋ＝０．５、Ｖ_CH＝６Ｖ、Ｖ_TH＝１
Ｖ）となり、バーンイン試験時の節点Ｎ１２の過電圧が
防止される。

【００３８】以下に、第１発明の他の実施例を図面に基
づいて説明する。なお、図２の実施例では、出力回路の
出力インピーダンスを切り換えられるようにしたが論理
振幅もボンディング方法で切り換えられるようにするこ
とも可能である。

【００３９】図１７において、１０４〜１０６はＮ型Ｍ
ＯＳＦＥＴ、１０７〜１１２はインバータ、１１３〜１
１５はＮＡＮＤ回路、１１６〜１１７はキャパシタ、１
１８は負荷抵抗である。次に動作について説明する。時
刻ｔ₁にデータが確定してＭ_O＝“Ｈ”になった後、時
刻ｔ₂に出力回路活性化信号φ_MA＝“Ｈ”となる。する
と、節点Ｎ１７がＶ_CCとなるので、節点Ｎ１６がＶ_CC−
Ｖ_THになる。φ₁＝“Ｌ”の時はφ₂＝“Ｈ”なので、
時刻ｔ₃に節点Ｎ１８、Ｎ１９が“Ｈ”となる。すると
節点Ｎ１６がブーストされて、図１８（ｃ）の点線のよ
うになる。φ₁＝“Ｈ”の時はφ₂＝“Ｌ”なので、時
刻ｔ₃に節点Ｎ１８だけが“Ｈ”となるので節点Ｎ１６
はφ₁＝“Ｌ”の時より低い電圧にブーストされる。従
ってφ₁＝“Ｌ”のほうがφ₁＝“Ｈ”の時よりトラン
ジスタ１０４のチャネル抵抗が小さい。従って、負荷抵
抗１１８が小さい時は、ＤＱの“Ｈ”レベルは、トラン
ジスタ１０４のチャネル抵抗１０４と抵抗１１８の抵抗
分割になるので、φ₁＝“Ｌ”のほうがφ₁＝“Ｈ”の
時より、論理振幅が大きくできる。また負荷抵抗１１８
が大きい時は、φ₁＝“Ｈ”の時でも、節点Ｎ１６がＶ
_CC＋Ｖ_TH以上にブーストされていれば、ＤＱの“Ｈ”レ
ベルはＶ_CCとなるが、φ₁＝“Ｌ”の時のほうがトラン
ジスタ１０４のチャネル抵抗が小さいので、ＤＱの立上
がりの波形が急峻になる。従って、φ₁＝“Ｈ”にし
て、論理振幅を小さくしたり、立ち上がり波形をゆるや
かにすると、出力のオーバーシュートを抑えることがで
きる。

【００４０】図１９は、第１発明のさらに他の実施例で
ある。図において、１１９〜１２１はＮ型ＭＯＳＦＥ
Ｔ、１２２〜１２６、１３０はインバータ、１２７，１
２８はＮＡＮＤ回路、１２９はＡＮＤ−ＮＯＲ回路であ
る。次に動作について説明する。時刻ｔ₁にデータが確
定して、Ｍ_O＝“Ｈ”となった後、時刻ｔ₂に出力回路
活性化信号φ_MA＝“Ｈ”となる。なると節点Ｎ２０がＶ
_CCとなるので、節点Ｎ２１がＶ_CC−Ｖ_THとなる。φ₁＝
“Ｌ”の時、φ₂＝“Ｈ”なので、節点Ｎ２２、Ｎ２３
は時刻ｔ₃に“Ｈ”となり節点Ｎ４は高レベルＶ_H1まで
ブーストされる。

【００４１】φ₁＝“Ｈ”の時φ₂＝“Ｌ”なので時刻
ｔ₃には、節点Ｎ２２が、時刻ｔ₄に節点Ｎ２３が
“Ｈ”となるので、節点Ｎ４は、いったんＶ_H2までブー
ストされた後Ｖ_H1までブーストされる。従って、トラン
ジスタ１２０のチャネル抵抗は、時刻ｔ₃と時刻ｔ₄間
と時刻ｔ₄以降では、時刻ｔ₄以降のほうが小さい。従
って、軽負荷用の場合は、φ₁＝“Ｈ”として、時刻ｔ
₃〜時刻ｔ₄の間に緩やかに負荷を充電し、重負荷用の
場合はφ₁＝“Ｌ”にして、トランジスタ１２０のチャ
ネル抵抗を最初から低くして、負荷を充電する。従って
図２の場合と同様の動作をする。

【００４２】以下に、第４〜９発明をその実施例を示す
図面に基づいて説明する。図２は、第４〜９発明による
出力回路の１実施例をも示している。図において、Ｐ型
ＭＯＳＦＥＴ２５〜２７とＮ型ＭＯＳＦＥＴ１５〜１７
は、論理信号の電位を高電位Ｖ_CH（例えば５Ｖ）に変換
する為のレベル変換回路２４１を構成している。レベル
変換回路２４１では、Ｐ型ＭＯＳＦＥＴ２５，２６は互
いにゲートとドレイン間が接続され、各々のドレインは
Ｎ型ＭＯＳＦＥＴ１５，１６のソースに各々接続され、
Ｎ型ＭＯＳＦＥＴ１５，１６の各々のドレインは接地さ
れている。また、Ｐ型ＭＯＳＦＥＴ２６のドレインとＮ
型ＭＯＳＦＥＴ１６のソースの接続部は、Ｐ型ＭＯＳＦ
ＥＴ２７とＮ型ＭＯＳＦＥＴ１７のゲートに接続され、
Ｐ型ＭＯＳＦＥＴ２７のドレインとＮ型ＭＯＳＦＥＴ１
７のソースが接続されて、Ｎ型ＭＯＳＦＥＴ１７のドレ
インは接地されている。そして、Ｐ型ＭＯＳＦＥＴ２
５，２６，２７のソースには、図１に示す高電圧供給回
路２２１〜２２ｍからの高電圧Ｖ_CH（例えば５Ｖ）が印
加されている。

【００４３】レベル変換回路２４１への入力として、Ｎ
ＡＮＤ回路３７の出力がＮ型ＭＯＳＦＥＴ１５のゲート
へ、ＮＡＮＤ回路３７のインバータ３１による反転出力
がＮ型ＭＯＳＦＥＴ１６のゲートへ各々入力される。Ｎ
ＡＮＤ回路３７へは出力データ信号を決定するデータ信
号Ｍ_Oと出力回路活性化信号φ_MAとが入力される。ま
た、レベル変換回路２４１からの出力として、Ｐ型ＭＯ
ＳＦＥＴ２７のドレインとＮ型ＭＯＳＦＥＴ１７のソー
スの接続部の電位が、Ｎ型ＭＯＳＦＥＴ１８のゲートへ
出力される。

【００４４】Ｐ型ＭＯＳＦＥＴ２８〜３０とＮ型ＭＯＳ
ＦＥＴ２０〜２２で構成されるレベル変換回路２４２
は、レベル変換回路２４１と同様の構成であるが、入力
として、ＮＯＲ−ＯＲ回路３９の出力がＮ型ＭＯＳＦＥ
Ｔ２１のゲートへ、ＮＯＲ−ＯＲ回路３９のインバータ
３２による反転出力がＮ型ＭＯＳＦＥＴ２０のゲートへ
各々入力される。ＮＯＲ−ＯＲ回路３９は、ＮＯＲ回路
３９ａ，３９ｂとＯＲ回路３９ｃとで構成され、ＮＯＲ
回路３９ｂには、ＮＡＮＤ回路３７の出力と、図１に示
した電位検出回路４５からの電位検出信号φ₁とが入力
され、ＮＯＲ回路３９ａには、遅延回路３５により遅延
されたＮＡＮＤ回路３７の出力と、前記電位検出信号φ
₁の反転信号バーφ₁が入力される。また、レベル変換
回路２４２からの出力として、Ｐ型ＭＯＳＦＥＴ３０の
ドレインとＮ型ＭＯＳＦＥＴ２２のソースの接続部の電
位が、Ｎ型ＭＯＳＦＥＴ１９のゲートへ出力される。

【００４５】Ｎ型ＭＯＳＦＥＴ１８，１９の各ドレイン
とＮ型ＭＯＳＦＥＴ２３，２４の各ソースは接続され、
この接続部の電位が出力回路４１の出力端子ＤＱへ出力
される。Ｎ型ＭＯＳＦＥＴ２３，２４の各々のドレイン
は接地されている。そして、Ｎ型ＭＯＳＦＥＴ１８，１
９の各ソースには、外部から与えられる電源電圧Ｖ
_CC（例えば３．３Ｖ）が印加されている。

【００４６】Ｎ型ＭＯＳＦＥＴ２３のゲートへは、ＮＡ
ＮＤ回路３８のインバータ３３による反転出力が入力さ
れ、ＮＡＮＤ回路３８へは、出力データ信号を決定する
データ信号Ｍ_Oの反転信号バーＭ_Oと出力回路活性化信
号φ_MAとが入力される。Ｎ型ＭＯＳＦＥＴ２４のゲート
へは、ＮＯＲ−ＯＲ回路４０の出力が入力され、ＮＯＲ
−ＯＲ回路４０のＮＯＲ回路４０ｂには、ＮＡＮＤ回路
３８の出力と、図１に示した電位検出回路４５からの電
位検出信号φ₁とが入力され、ＮＯＲ回路４０ａには、
遅延回路３６により遅延されたＮＡＮＤ回路３８の出力
と、前記電位検出信号φ₁の反転信号バーφ₁が入力さ
れる。

【００４７】ＮＡＮＤ回路３７，３８、ＮＯＲ−ＯＲ回
路３９，４０、インバータ３１，３３へは、外部からの
電源電圧Ｖ_CC（例えば３．３Ｖ）が供給されている。Ｎ
型ＭＯＳＦＥＴ１８，２３は、各々Ｎ型ＭＯＳＦＥＴ１
９，２４よりも狭いチャネル幅を有する。従って、Ｎ型
ＭＯＳＦＥＴ１８，２３は、各々Ｎ型ＭＯＳＦＥＴ１
９，２４よりも低い相互コンダクタンスを有する。ま
た、場合により、Ｎ型ＭＯＳＦＥＴ１８，２３のチャネ
ル長は、各々Ｎ型ＭＯＳＦＥＴ１９，２４のチャネル長
よりも長く設定される。

【００４８】図３は、図１に示した電位検出回路４５の
回路図である。図において、半導体集積回路の基板上に
設けられたボンディングパッド４２ｔにインバータ４４
が接続され、このインバータ４４にはインバータ３４が
カスケード接続されている。ボンディングパッド４２ｔ
とインバータ４４との接続部にはＰ型ＭＯＳＦＥＴ４３
のドレインが接続され、Ｐ型ＭＯＳＦＥＴ４３のソース
とゲートには、各々外部からの電源電圧Ｖ_CC（例えば
３．３Ｖ）と接地電位Ｖ_SSが印加されている。また、Ｐ
型ＭＯＳＦＥＴ４３は長いチャネル長を有し、従って、
低い相互コンダクタンスを有している。

【００４９】インバータ４４からは電位検出信号φ₁が
出力され、インバータ３４からは電位検出信号φ₁の反
転信号バーφ₁が出力される。接地入力端子４６ｔは、
接地電位Ｖ_SSを与える為に設けられており、基板上に設
けられたボンディングパッド４２ｕは、金線２３６を介
して接地入力端子４６ｔに接続されている。接地入力端
子４６ｔには、ボンディングパッド４２ｔが金線２３５
を介して選択的に接続され、金線２３５を設けるか否か
によって、インバータ４４への入力電位が異なるように
なっている。また、Ｐ型ＭＯＳＦＥＴ４３は、低い相互
コンダクタンスを有しているので、常時導通状態になっ
ている。

【００５０】このような構成の電位検出回路４５では、
ＤＲＡＭ２００の出力端子ＤＱ１〜ＤＱｍが重負荷に接
続される場合は、金線２３５が設けられず、従って、イ
ンバータ４４は、Ｐ型ＭＯＳＦＥＴ４３のソース電位に
略等しい高レベルの入力電圧を受ける。その結果、電位
検出回路４５は、低レベルの電位検出信号φ₁と高レベ
ルの反転信号バーφ₁を出力する。

【００５１】一方、ＤＲＡＭ２００の出力端子ＤＱ１〜
ＤＱｍが軽負荷に接続される場合は金線２３５が設けら
れ、従って、インバータ４４は、接地電位Ｖ_SSの入力を
受ける。その結果、電位検出回路４５は、高レベルの電
位検出信号φ₁と低レベルの反転信号バーφ₁を出力す
る。

【００５２】図４は、図２に示した遅延回路３５，３６
の回路図である。図において、カスケード接続された入
力側のインバータ２３１と、出力側のインバータ２３２
との接続部に、他方の極に外部からの電源電圧Ｖ_CC（例
えば３．３Ｖ）が印加されたキャパシタ２３３と、他方
の極が接地されたキャパシタ２３４とが接続されてい
る。このような構成の遅延回路３５，３６では、キャパ
シタ２３３とキャパシタ２３４の各々の容量と、入力側
のインバータ２３１を構成するトランジスタ（図示せ
ず）の相互コンダクタンスを適当に設定することによ
り、必要な遅延時間を設定することができる。

【００５３】図５は、図１に示したＤＲＡＭ２００の、
重負荷用として使用される場合のボンディング接続図で
ある。図においては、ＤＲＡＭ２００の半導体基板上面
の外縁部にボンディングパッド４２ａ〜４２ｓ，４２
ｔ，４２ｕが配置され、このボンディングパッド４２ａ
〜４２ｓ，４２ｕの各々に対応して、入出力端子（また
はリード）４６ａ〜４６ｔが設けられ、各々が１対１に
接続されている。この例では４つのデータ出力端子ＤＱ
１〜ＤＱ４を有する例が示されており、ＤＲＡＭ２００
の半導体基板内に４つの出力回路４１ａ〜４１ｄが設け
られ、各々が対応するボンディングパッド４２ａ，４２
ｂ，４２ｓ，４２ｒに接続されている。

【００５４】ＤＲＡＭ２００の半導体基板内に設けられ
た電位検出回路４５は、ボンディングパッド４２ｔの電
位を検出しており、この電位に応じて出力する電位検出
信号φ₁とその反転信号バーφ₁が出力回路４１ａ〜４
１ｄへ出力されるようになっている。この例のＤＲＡＭ
２００は、重負荷用として使用されるので、接地電位Ｖ
_SSが与えられている接地入力端子４６ｔとボンディング
パッド４２ｔとを接続する金線は設けられていない。

【００５５】図６は、図５に示したＤＲＡＭ２００の、
軽負荷用として使用される場合のボンディング接続図で
ある。この例のＤＲＡＭ２００は、軽負荷用として使用
されるので、接地電位Ｖ_SSが与えられている接地入力端
子４６ｔとボンディングパッド４２ｔとを接続する金線
２３５が設けられている。その為、電位検出回路４５
は、接地電位を検出するので、高レベルの電位検出信号
φ₁と低レベルの反転信号バーφ₁とを出力回路４１ａ
〜４１ｄへ出力する。その他の構成は図５と同様なの
で、説明を省略する。

【００５６】上述の図５と図６の説明により、わずかに
金線２３５を設けることによって、ＤＲＡＭ２００が重
負荷／軽負荷の転負荷用として使用可能であることが分
かる。図７（ａ）〜（ｆ）は、図２に示した出力回路４
１の動作を示すタイミングチャートである。以下に、図
７（ａ）〜（ｆ）と図２を参照しながら、出力回路４１
の動作を説明する。

【００５７】時刻ｔ₁において、出力回路４１の出力デ
ータ信号を決定する与えられたデータ信号Ｍ_Oが高レベ
ルに立ち上がる（図７（ａ））一方、その反転信号バー
Ｍ_Oは低レベルに保たれ（図７（ａ））、時刻ｔ₂にお
いて、イネーブル信号（出力回路活性化信号）φ_MAが活
性化される（図７（ｂ））とする。

【００５８】図１に示したＤＲＡＭ２００が重負荷用と
して使用される場合、接地入力端子４６ｔとボンディン
グパッド４２ｔとの間に金線２３５は設けられず（図
５）、電位検出回路４５からは、常時、低レベルの電位
検出信号φ₁と高レベルの反転信号バーφ₁が与えられ
る。従って、ＮＯＲ回路３９ａは遅延回路３５からの入
力に関係無く低レベル信号を出力し、ＮＯＲ回路３９ｂ
はＮＡＮＤ回路３７の出力信号を反転するので、ＮＯＲ
−ＯＲ回路３９の出力信号はＮＡＮＤ回路３７の出力信
号の反転信号となる。その為、レベル変換回路２４１，
２４２へは略同時に同一信号が入力されることになり、
時刻ｔ₂（図７（ｂ））の後、Ｎ型ＭＯＳＦＥＴ１８の
ゲートＮ５の電位Ｖ５と、Ｎ型ＭＯＳＦＥＴ１９のゲー
トＮ７の電位Ｖ７とは略同時に立ち上がる（図７
（ｃ））。その結果、出力端子ＤＱに接続された重負荷
（図示せず）は、２つのＮ型ＭＯＳＦＥＴ１８，１９に
よって略同時に充電されるので、出力端子ＤＱの出力電
圧は速やかに立ち上がる（図７（ｅ））。

【００５９】ここで、Ｎ型ＭＯＳＦＥＴ２３のゲートＮ
６とＮ型ＭＯＳＦＥＴ２４のゲートＮ８へは、データ信
号Ｍ_Oの反転信号バーＭ_OのＮＡＮＤ回路３８、インバ
ータ３３、ＮＯＲ−ＯＲ回路４０による上述と同様の処
理により、Ｎ型ＭＯＳＦＥＴ１８のゲートＮ５と、Ｎ型
ＭＯＳＦＥＴ１９のゲートＮ７とは、各々反転した信号
電圧が印加される。従って、Ｎ型ＭＯＳＦＥＴ１８，１
９が導通するときは、Ｎ型ＭＯＳＦＥＴ２３，２４はオ
フになる。また、Ｎ型ＭＯＳＦＥＴ１８，１９がオフに
なるときは、Ｎ型ＭＯＳＦＥＴ２３，２４は導通して接
地電位Ｖ_SSを出力端子ＤＱへ出力する。

【００６０】一方、図１に示したＤＲＡＭ２００が軽負
荷用として使用される場合、接地入力端子４６ｔとボン
ディングパッド４２ｔとの間に金線２３５が設けられ
（図６）、電位検出回路４５からは、常時、高レベルの
電位検出信号φ₁と低レベルの反転信号バーφ₁が与え
られる。従って、ＮＯＲ回路３９ａは遅延回路３５から
の入力信号の反転信号を出力し、ＮＯＲ回路３９ｂは常
に低レベル信号を出力するので、ＮＯＲ−ＯＲ回路３９
の出力信号は、ＮＡＮＤ回路３７の出力信号の遅延回路
３５により遅延された反転信号となる。その為、レベル
変換回路２４１，２４２へは異なるタイミングで同一信
号が入力されることになり、時刻ｔ₂（図７（ｂ））の
後、Ｎ型ＭＯＳＦＥＴ１８のゲートＮ５の電位Ｖ５が立
ち上がった後、Ｎ型ＭＯＳＦＥＴ１９のゲートＮ７の電
位Ｖ７が立ち上がる（図７（ｄ））。電位Ｖ５と電位Ｖ
７との時間差は、図４に示した遅延回路３５，３６によ
り決定される。

【００６１】その結果、２つのＮ型ＭＯＳＦＥＴ１８，
１９は、電位Ｖ５と電位Ｖ７との時間差に従って異なる
タイミングで導通する。すなわち、出力端子ＤＱに接続
された軽負荷が、小さな相互コンダクタンスを有するＮ
型ＭＯＳＦＥＴ１８によって充電された後、大きな相互
コンダクタンスを有するＮ型ＭＯＳＦＥＴ１９がオンに
なる。従って、出力端子ＤＱに接続された負荷が軽負荷
の場合でも、出力端子ＤＱの出力電圧は速やかに立ち上
がる（図７（ｆ））と共に、Ｎ型ＭＯＳＦＥＴ１９が導
通した後は、重負荷の場合と同じ電流供給能力が得られ
る。

【００６２】以下に、第１５発明をその実施例を示す図
面に基づいて説明する。図８は、図１に示した高電圧供
給回路２０８，２２１〜２２ｍの回路図である。図にお
いて、５０はインバータ７５とＮＡＮＤ回路７６，７７
とＮＯＲ回路７８とで構成されるポンプ駆動信号発生回
路、５１はＮ型ＭＯＳＦＥＴ６２〜７１とＰ型ＭＯＳＦ
ＥＴ６１とインバータ７２〜７４とキャパシタ１１０〜
１１２とで構成されるポンプ回路であり、ポンプ回路５
１のＰ型ＭＯＳＦＥＴ６１は、そのゲートへ図１に示し
たバーンイン試験検知回路４９からバーンイン試験検知
信号ＢＲＮを受けるようになっている。

【００６３】図９（ａ）〜（ｆ）は、図８に示した高電
圧供給回路２０８，２２１〜２２ｍの動作を示すタイミ
ングチャートである。以下に、図９（ａ）〜（ｆ）と図
８を参照しながら、高電圧供給回路２０８，２２１〜２
２ｍの動作を説明する。高電圧供給回路２０８，２２１
〜２２ｍの動作が必要なときには、図１に示したクロッ
ク信号発生器２０６から高レベルのポンプイネーブル信
号φ_PPEが、ＮＡＮＤ回路７７へ入力される。時刻ｔ₁
において高レベルのデータ信号Ｍ_OがＮＡＮＤ回路７６
へ入力された（図９（ａ））後、出力回路活性化信号φ
_MAが立ち上がって（図９（ｂ））、ＮＡＮＤ回路７６へ
入力されるとき、ＮＯＲ回路７８からポンプ駆動信号φ
_PEが立ち上がって、ポンプ回路５１のインバータ７４へ
出力される（図９（ｃ））。

【００６４】ポンプ駆動信号φ_PEが低レベルのときは、
Ｎ型ＭＯＳＦＥＴ６７，６９，７０が導通しているの
で、節点Ｎ１０，Ｎ１１は、電源電圧Ｖ_CCの電位になっ
ており（図９（ｅ））、ポンプ駆動信号φ_PEの立ち上が
り（図９（ｃ））によって、キャパシタ１１１，１１２
の作用により各々昇圧される（図９（ｅ），（ｆ））。
節点Ｎ１０の電位Ｖ１０は、２Ｖ_CCに昇圧され、Ｎ型Ｍ
ＯＳＦＥＴ７１のゲートへ印加され、節点Ｎ１１の電位
Ｖ１１もＶ_CC以上に昇圧され、Ｎ型ＭＯＳＦＥＴ７１の
ソースへ印加される。従って、Ｎ型ＭＯＳＦＥＴ７１か
ら高電圧Ｖ_CHが出力され、出力回路４１へ供給される。

【００６５】各入出力回路２１１〜２１ｍの出力回路４
１には、高電圧供給回路２２１〜２２ｍが備わり、デー
タ信号Ｍ_Oに応答して高電圧Ｖ_CHが供給されるので、適
切な電力消費の下で必要な高電圧Ｖ_CHを各出力回路４１
へ供給することができる。また、データ信号Ｍ_Oの為の
配線は、従来から、各出力回路４１に各々接続されてい
るので、各出力回路４１毎に高電圧供給回路２２１〜２
２ｍを設けても、配線は、それほど増加しない。

【００６６】以下に、第１６発明をその実施例を示す図
面に基づいて説明する。図１２は、図１に示したバーン
イン試験検知回路４９の回路図である。図において、５
２〜５５はゲート／ソース間を接続したＮ型ＭＯＳＦＥ
Ｔ、５６はゲートへ電源電圧Ｖ_CCが印加されたＮ型ＭＯ
ＳＦＥＴ、５７はゲート／ドレイン間を接続し、ソース
へ電源電圧Ｖ_CCが印加されたＰ型ＭＯＳＦＥＴ、５８は
ソースへ電源電圧Ｖ_CCが印加されたＰ型ＭＯＳＦＥＴで
あり、Ｐ型ＭＯＳＦＥＴ５７，５８の各ゲートは互いに
接続されている。Ｐ型ＭＯＳＦＥＴ５８のドレインとＮ
型ＭＯＳＦＥＴ５６のソースは接続されており、その接
続点にはカスケード接続されたインバータ５９，６０が
接続され、インバータ６０からバーンイン試験検知信号
ＢＲＮを出力するようになっている。

【００６７】このような構成のバーンイン試験検知回路
４９の動作を以下に説明する。通常の外部電源電圧Ｖ_CC
が例えば３．３Ｖである場合、バーンイン試験において
は、例えば４Ｖを超える高電圧が電源電圧Ｖ_CCとして供
給される。４Ｖを超える高電圧が電源電圧Ｖ_CCとして供
給されたとき、Ｎ型ＭＯＳＦＥＴ５２〜５５が導通する
ので、Ｐ型ＭＯＳＦＥＴ５８も導通し、その結果、イン
バータ６０から高レベルのバーンイン試験検知信号ＢＲ
Ｎが出力される。

【００６８】通常の電源電圧Ｖ_CC（例えば３．３Ｖ）の
ときは、Ｎ型ＭＯＳＦＥＴ５２〜５５は導通せず、常時
導通しているＮ型ＭＯＳＦＥＴ５６から接地電位がイン
バータ５９へ印加され、バーンイン試験検知信号ＢＲＮ
は低レベルになっている。バーンイン試験検知信号ＢＲ
Ｎは、高電圧供給回路２０８，２２１〜２２ｍへ出力さ
れる。

【００６９】図１３（ａ）〜（ｆ）は、図８に示した高
電圧供給回路２０８，２２１〜２２ｍのバーンイン試験
時の動作を示すタイミングチャートである。以下に、図
１３（ａ）〜（ｆ）と図８を参照しながら、高電圧供給
回路２０８，２２１〜２２ｍのバーンイン試験時の動作
を説明する。

【００７０】バーンイン試験時に高レベルのバーンイン
試験検知信号ＢＲＮが入力されるとき、Ｐ型ＭＯＳＦＥ
Ｔ６１はオフになる。その結果、高レベルのデータ信号
Ｍ_Oを受けて高電圧を発生しないときの節点Ｎ９の電位
Ｖ９は、Ｎ型ＭＯＳＦＥＴ６２，６３，６６による電圧
降下を受けて、Ｖ_CC−３Ｖ_TH（Ｖ_THはＮ型ＭＯＳＦＥＴ
の閾値電圧）となる（図１３（ｄ））。一方、高レベル
のデータ信号Ｍ_Oを受けて高電圧を発生しないときの節
点Ｎ１０の電位Ｖ１０は、Ｎ型ＭＯＳＦＥＴ６２，６３
による電圧降下を受けて、Ｖ_CC−２Ｖ_THになる（図１３
（ｅ））。

【００７１】その為、バーンイン試験時に電源電圧Ｖ_CC
を５Ｖにする場合、高レベルのデータ信号Ｍ_Oを受けて
高電圧を発生するときの節点Ｎ９の電位Ｖ９は、２Ｖ_CC
−３Ｖ_TH（＝約７Ｖ）となる（図１３（ｄ））一方、節
点Ｎ１０の電位Ｖ１０は２Ｖ_CC−２Ｖ_TH（＝約８Ｖ）と
なる（図１３（ｅ））。

【００７２】従って、図８に示したポンプ回路５１にお
いて、バーンイン試験における節点Ｎ９の電位Ｖ９及び
節点Ｎ１０の電位Ｖ１０は、約７Ｖ及び約８Ｖを超えな
いので、正常な回路が破壊されることは無い。上述のよ
うな電圧低下手段を備えていない場合は、バーンイン試
験時に電源電圧Ｖ_CCを５Ｖにするとき、節点Ｎ９の電位
Ｖ９及び節点Ｎ１０の電位Ｖ１０は、各々約９Ｖ及び約
１０Ｖになるが、このような高電位では正常なポンプ回
路５１でも破壊される恐れがある。

【００７３】以下に、第１７発明をその実施例を示す図
面に基づいて説明する。バーンイン試験時において発生
される高電圧からの内部回路の保護は、半導体集積回路
装置の他の内部回路においても行うことができる。以下
に、ワード線駆動回路における実施例について説明す
る。

【００７４】図１５は、図１に示した行デコーダ２０２
の回路図である。図において、８６〜９２はＮ型ＭＯＳ
ＦＥＴ、１００，１０１はＰ型ＭＯＳＦＥＴ、１０２，
１０３はインバータ、１０４は行アドレス信号を受ける
ＮＡＮＤ回路である。高電圧Ｖ_Qは、Ｎ型ＭＯＳＦＥＴ
８８〜９１の各ゲートへ印加されている。行デコーダ２
０２は、ＮＡＮＤ回路１０４へ入力される行アドレス信
号に応答して、ワード線Ｗ_L0〜Ｗ_L3の１本を選択的に活
性化するものである。

【００７５】図１４は、図１５に示した行デコーダ２０
２へ高電圧を供給する為の高電圧供給回路３１０の回路
図である。図において、８２〜８４はＮ型ＭＯＳＦＥ
Ｔ、７９〜８１はＰ型ＭＯＳＦＥＴ、８５はインバータ
であり、Ｎ型ＭＯＳＦＥＴ８２のゲートとインバータ８
５によりバーンイン検知信号ＢＲＮを受ける。Ｐ型ＭＯ
ＳＦＥＴ７９〜８１のソースとＮ型ＭＯＳＦＥＴ８４の
ソースとゲートへは高電圧Ｖ_CHが印加され、Ｐ型ＭＯＳ
ＦＥＴ８１とＮ型ＭＯＳＦＥＴ８４のドレインから高電
圧Ｖ_Qが出力されるようになっている。

【００７６】図１６（ａ）〜（ｅ）は、行デコーダ２０
２と高電圧供給回路３１０の動作を示すタイミングチャ
ートである。以下に、図１６（ａ）〜（ｅ）、図１４及
び図１５を参照しながら、行デコーダ２０２と高電圧供
給回路３１０のバーンイン試験時の動作を説明する。

【００７７】時刻ｔ₁₁において、図１４に示したＮＡＮ
Ｄ回路がイネーブルされ、Ｎ型ＭＯＳＦＥＴ８６のゲー
トＮ１４の電圧Ｖ１４が立ち上がる（図１６（ａ））。
この電圧Ｖ１４の立ち上がりに応答して、節点Ｎ１３の
電圧Ｖ１３は高電圧Ｖ_CHまで立ち上がる（図１６
（ｂ））。例えば、ワード線Ｗ_L0が活性化される場合、
Ｎ型ＭＯＳＦＥＴ８８のゲートへ高電圧Ｖ_Qが与えられ
ているので、Ｎ型ＭＯＳＦＥＴ９２のゲートＮ１２の電
圧Ｖ１２はＶ_Q−Ｖ_THになる（Ｖ_THはＮ型ＭＯＳＦＥＴ
８８の閾値電圧）（図１６（ｃ））。

【００７８】時刻ｔ₁₂において、信号φ_X0が高電圧Ｖ_CH
に立ち上がるとき（図１６（ｄ））、Ｎ型ＭＯＳＦＥＴ
９２のゲートＮ１２の電圧Ｖ１２は、ゲート−ソース間
容量のカップリングにより昇圧される（図１６
（ｃ））。この昇圧の効率をＫと仮定すると、電圧Ｖ１
２はＶ_Q−Ｖ_TH＋Ｋ×Ｖ_CHとなり、電圧Ｖ１２が信号φ
_X0の電位Ｖ_CHよりもＶ_TH以上高い場合では、ワード線Ｗ
_L0の電位はＶ_CHになる（図１６（ｅ））。

【００７９】電源電圧Ｖ_CCが例えば３．３Ｖ供給される
通常の動作時においては、低レベルのバーンイン試験検
出信号ＢＲＮが、図１４に示した高電圧供給回路３１０
へ与えられる。従って、Ｐ型ＭＯＳＦＥＴ８１のゲート
Ｎ１５の電圧Ｖ１５が低レベルになるので、Ｐ型ＭＯＳ
ＦＥＴ８１のドレインを介して高電圧Ｖ_Qが出力され
る。その結果、図１５に示したＮ型ＭＯＳＦＥＴ９２の
ゲート電圧Ｖ１２は、時刻ｔ₁₂の後、（１＋Ｋ）×Ｖ_CH
−Ｖ_THになる（図１６（ｃ））。ここで、例えば、Ｋ＝
０．５、Ｖ_CH＝５Ｖ、Ｖ_TH＝１Ｖとすると、電圧Ｖ１２
は、時刻ｔ₁₂の後、６．５Ｖになる。

【００８０】バーンイン試験時において、５Ｖの電源電
圧Ｖ_CCが供給される場合、高レベルのバーンイン試験検
出信号ＢＲＮが、図１４に示した高電圧供給回路３１０
へ与えられる。従って、Ｐ型ＭＯＳＦＥＴ８１のゲート
Ｎ１５の電圧Ｖ１５が高電圧Ｖ_CHになるので、Ｐ型ＭＯ
ＳＦＥＴ８１はオフになる。その結果、Ｖ_CH−Ｖ_THの出
力電圧Ｖ_Qが出力される。その為、図１５に示したＮ型
ＭＯＳＦＥＴ９２のゲート電圧Ｖ１２は、時刻ｔ₁₂の
後、（１＋Ｋ）×Ｖ_CH−２×Ｖ_TH（＝約７Ｖ）となるの
で、バーンイン試験時において、ゲート電圧Ｖ１２が過
度の高電圧になるのを防ぐことができる。その結果、行
デコーダ２０２の内部回路がバーンイン試験により破壊
されるのを防ぐことができる。

【００８１】以下に、第１０〜１２発明をその実施例を
示す図面に基づいて説明する。図１７は、第１０〜１２
発明による出力回路の１実施例を示す回路図である。図
において、１０４〜１０６はＮ型ＭＯＳＦＥＴ、１０７
〜１１２はインバータ、１１３〜１１５はＮＡＮＤ回
路、１１６，１１７はキャパシタであり、このような出
力回路３４０は、ＤＲＡＭのような半導体集積回路装置
において使用することができる。

【００８２】図１８（ａ）〜（ｇ）は、図１７に示した
出力回路３４０の動作を示すタイミングチャートであ
る。以下に、図１８（ａ）〜（ｇ）と図１７を参照しな
がら、出力回路３４０の動作を説明する。時刻ｔ₁にお
いて、データ信号Ｍ_Oが立ち上がった（図１８（ａ））
後、時刻ｔ₂において、イネーブル信号（出力回路活性
化信号）φ_MAが立ち上がる（図１８（ａ））。イネーブ
ル信号φ_MAの立ち上がりに応答して、インバータ１０７
の出力節点Ｎ１７の電圧Ｖ１７が電源電圧Ｖ_CCになるの
で、Ｎ型ＭＯＳＦＥＴ１０４のゲートＮ１６の電圧Ｖ１
６は、Ｖ_CC−Ｖ_THになる（Ｖ_THはＮ型ＭＯＳＦＥＴ１０
６の閾値電圧）（図１８（ｃ））。

【００８３】出力端子ＤＱに重負荷が接続される場合、
高レベルの電位検出信号バーφ₁がＮＡＮＤ回路１１４
へ与えられる。従って時刻ｔ₃において、インバータ１
０１，１１０の出力節点Ｎ１８，Ｎ１９の電圧Ｖ１８，
Ｖ１９が高レベルになる（図１８（ｄ），（ｅ））。そ
の結果、Ｎ型ＭＯＳＦＥＴ１０４のゲート電圧Ｖ１６
は、２つのキャパシタ１１６，１１７の作用により、よ
り高電圧へ昇圧される（図１８（ｃ）の破線部）。

【００８４】一方、出力端子ＤＱに軽負荷が接続される
場合、低レベルの電位検出信号バーφ₁がＮＡＮＤ回路
１１４へ与えられる。従って時刻ｔ₃において、インバ
ータ１０１の出力節点Ｎ１８の電圧Ｖ１８のみが高レベ
ルになる（図１８（ｄ））。その結果、Ｎ型ＭＯＳＦＥ
Ｔ１０４のゲート電圧Ｖ１６は、時刻ｔ₃の後、出力端
子ＤＱに重負荷が接続される場合に比較して、低いレベ
ルへ昇圧される（図１８（ｃ））。

【００８５】従って、Ｎ型ＭＯＳＦＥＴ１０４のチャネ
ル抵抗（またはオン抵抗）は、出力端子ＤＱに重負荷が
接続される場合において、より低くなり、軽負荷が接続
される場合において、より高くなる。言い換えると、重
負荷の場合においては、負荷がＮ型ＭＯＳＦＥＴ１０４
を介して大きな電流により充電される一方、軽負荷の場
合においては、負荷がそれよりも少ない電流によって充
電される。従って、出力端子に接続される負荷の大きさ
に適した速度で負荷へ電流を供給することができるの
で、リンギングのようなノイズの発生を防ぐことができ
る。

【００８６】また、図１７に示した出力回路３４０は、
出力信号の振幅についても、次のような利点を有してい
る。出力端子ＤＱに接続される等価負荷抵抗１１８が小
さい場合、“Ｈ”の出力データ信号が出力されるとき、
出力端子ＤＱの電圧は、Ｎ型ＭＯＳＦＥＴ１０４のチャ
ネル抵抗（またはオン抵抗）と等価抵抗１１８との分圧
により決定される。従って、高レベルの電位検出信号バ
ーφ₁が与えられる場合の方が、低レベルの電位検出信
号バーφ₁が与えられる場合よりも、大きな論理振幅の
信号を出力することができる（図１８（ｆ））。

【００８７】他方、出力端子ＤＱに接続される等価負荷
抵抗１１８が大きい場合、仮に、Ｎ型ＭＯＳＦＥＴ１０
４のゲート電圧Ｖ１６がＶ_CC＋Ｖ_TH以上に昇圧されてい
れば、出力端子ＤＱの出力電圧はＶ_CCになる。しかし、
低レベルの電位検出信号バーφ₁が与えられる場合の方
が、Ｎ型ＭＯＳＦＥＴ１０４のチャネル抵抗が低いの
で、出力端子ＤＱの出力電圧は急峻な立ち上がりを得る
ことができる（図１８（ｇ）。従って、高レベルの電位
検出信号バーφ₁を与えることにより、出力データ信号
の振幅を小さくすることができる。

【００８８】図１９は、第１０〜１２発明による出力回
路の他の実施例を示す回路図である。図において、１１
９〜１２１はＮ型ＭＯＳＦＥＴ、１２２〜１２６はイン
バータ、１２７，１２８はＮＡＮＤ回路、１２９はＡＮ
Ｄ回路１２９ａ，１２９ｂとＮＯＲ回路１２９ｃからな
るＡＮＤ−ＮＯＲ回路である。

【００８９】図２０（ａ）〜（ｅ）は、図１９に示した
出力回路３５０の動作を示すタイミングチャートであ
る。以下に、図２０（ａ）〜（ｅ）と図１９を参照しな
がら、出力回路３５０の動作を説明する。高レベルのデ
ータ信号Ｍ_Oが時刻ｔ₁において与えられた後（図２０
（ａ））、時刻ｔ₂において、イネーブル信号（出力回
路活性化信号）φ_MAが立ち上がる（図２０（ｂ））。イ
ネーブル信号φ_MAの立ち上がりに応答して、インバータ
１２２の出力節点Ｎ２０の電圧Ｖ２０は電源電圧Ｖ_CCの
電位になるので、Ｎ型ＭＯＳＦＥＴ１２０のゲートＮ２
１の電圧Ｖ２１はＶ_CC−Ｖ_THになる（Ｖ_THはＮ型ＭＯＳ
ＦＥＴ１１９の閾値電圧）。

【００９０】出力端子ＤＱに重負荷が接続される場合、
低レベルの電位検出信号φ₁と高レベルの電位検出信号
バーφ₁が与えられる。従って、時刻ｔ₃において、節
点Ｎ２２，Ｎ２３の電位Ｖ２２，Ｖ２３が同時に高レベ
ルに立ち上がるので（図２０（ｄ），（ｅ））、Ｎ型Ｍ
ＯＳＦＥＴ１２０のゲート電圧Ｖ２１は、より高い電位
Ｖ_H1まで昇圧される（図２０（ｃ））。

【００９１】一方、出力端子ＤＱに軽負荷が接続される
場合、高レベルの電位検出信号φ₁と低レベルの電位検
出信号バーφ₁が与えられる。従って、時刻ｔ₃におい
て、節点Ｎ２２の電位Ｖ２２が高レベルに立ち上がった
（図２０（ｄ））後、時刻ｔ₄において、節点Ｎ２３の
電位Ｖ２３が高レベルに立ち上がる（図２０（ｅ））の
で、Ｎ型ＭＯＳＦＥＴ１２０のゲート電圧Ｖ２１は、時
刻ｔ₃の後、一旦、電位Ｖ_H2まで昇圧された後、時刻ｔ
₄の後、さらに電位Ｖ_H1まで昇圧される（図２０
（ｃ））。つまり、出力端子ＤＱに軽負荷が接続される
場合、Ｎ型ＭＯＳＦＥＴ１２０は、一旦、やや高いチャ
ネル抵抗（またはオン抵抗）で導通した後、より低いチ
ャネル抵抗で導通する。従って、出力端子ＤＱに接続さ
れる負荷が、重負荷または軽負荷の何れの場合において
も、出力端子ＤＱの出力電圧は速やかな立ち上がりを得
ることができるとともに、リンギングのようなノイズの
発生を防ぐことができる。

【００９２】以下に、第１４発明をその実施例を示す図
面に基づいて説明する。図２１は、第１４発明による出
力回路の１実施例を示す回路図である。図において、２
５１〜２５３は各々のソースに電源電圧Ｖ_CCが印加さ
れ、各々のドレインが出力端子ＤＱに接続されたＮ型Ｍ
ＯＳＦＥＴ、２５４〜２５６は各々のソースが出力端子
ＤＱに接続され、各々のドレインに接地電位が印加され
たＮ型ＭＯＳＦＥＴである。その他の構成は、図２に示
した出力回路の構成と同様なので、説明を省略する。

【００９３】このような構成の出力回路２５０の動作を
以下に説明する。Ｎ型ＭＯＳＦＥＴ２５１〜２５６は、
相互コンダクタンスｇｍ１１，ｇｍ１２，ｇｍ１３，ｇ
ｍ１４，ｇｍ１５，ｇｍ１６を各々有し、ｇｍ１１＜ｇ
ｍ１３，ｇｍ１２＜ｇｍ１３，ｇｍ１４＜ｇｍ１６，ｇ
ｍ１５＜ｇｍ１６の関係が与えられている。出力端子Ｄ
Ｑに重負荷が接続される場合、低レベルの電位検出信号
φ₁及び高レベルの電位検出信号バーφ₁が与えられ
る。従って、高レベルのデータ信号Ｍ_Oの入力に応答し
て、Ｎ型ＭＯＳＦＥＴ２５１，２５２が同時に導通した
後、Ｎ型ＭＯＳＦＥＴ２５３が遅延を伴って導通する。

【００９４】一方、出力端子ＤＱに軽負荷が接続される
場合、高レベルの電位検出信号φ₁及び低レベルの電位
検出信号バーφ₁が与えられる。従って、高レベルのデ
ータ信号Ｍ_Oの入力に応答して、Ｎ型ＭＯＳＦＥＴ２５
１が導通した後、Ｎ型ＭＯＳＦＥＴ２５２，２５３が遅
延を伴って導通する。

【００９５】従って、出力端子ＤＱに接続される負荷
が、重負荷の場合と軽負荷の場合とで、負荷へ供給され
る電流の増加速度が適切に制御されるので、出力端子Ｄ
Ｑの出力電圧の速やかな立ち上がりが得られると共に、
ノイズの発生を防ぐことができる。図２２は、第１４発
明による出力回路の他の実施例を示す回路図である。図
において、２６１，２６２はＮ型ＭＯＳＦＥＴ、２６
４，２６５はレベル変換回路、２６６はＮＡＮＤ回路、
２７１〜２７５はＰ型ＭＯＳＦＥＴ、ＤＱは出力端子で
ある。

【００９６】このような構成の出力回路２６０の動作を
以下に説明する。出力端子ＤＱに重負荷が接続される場
合、低レベルの電位検出信号φ₁が与えられる。従っ
て、Ｐ型ＭＯＳＦＥＴ２７５は低レベルの信号φ₂に応
答して導通する。その結果、低レベルのデータ信号バー
Ｍ_Oに応答して、Ｎ型ＭＯＳＦＥＴ２６１のゲート電極
は、２つのＰ型ＭＯＳＦＥＴ２７３，２７４を介して充
電される。すなわち、Ｎ型ＭＯＳＦＥＴ２６１のゲート
電極が高速に充電されるので、Ｎ型ＭＯＳＦＥＴ２６１
のチャネル抵抗（またはオン抵抗）は高速に減少する。
従って、出力端子ＤＱに接続された重負荷へは、急速に
増加する電流を供給することができる。

【００９７】出力端子ＤＱに軽負荷が接続される場合、
高レベルの電位検出信号φ₁が与えられる。従って、Ｐ
型ＭＯＳＦＥＴ２７５は高レベルの信号φ₂に応答して
オフになる。その結果、Ｎ型ＭＯＳＦＥＴ２６１のゲー
ト電極は、１つのＰ型ＭＯＳＦＥＴ２７３を介して充電
されるので、Ｎ型ＭＯＳＦＥＴ２６１のチャネル抵抗は
重負荷の場合よりも緩やかに減少する。従って、出力端
子ＤＱに接続された軽負荷へは、比較的緩やかに増加す
る電流を供給することができる。

【００９８】以下に、第１３発明をその実施例を示す図
面に基づいて説明する。図２３は、第１３発明による出
力回路の１実施例を示す回路図である。図において、２
８１，２８２，２９０，２９４，２９９はＮ型ＭＯＳＦ
ＥＴ、２９１〜２９３，２９５〜２９８はＰ型ＭＯＳＦ
ＥＴ、２８３，２８４はレベル変換回路、２８５，３０
１はＮＡＮＤ回路、２８６，２８８はＮＯＲ回路、２８
７は遅延回路、ＤＱは出力端子である。

【００９９】図２４（ａ）〜（ｆ）は、図２３に示した
出力回路２８０の動作を示すタイミングチャートであ
る。以下に、図２４（ａ）〜（ｆ）と図２３を参照しな
がら、出力回路２８０の動作を説明する。時刻ｔ₁にお
いて、データ信号Ｍ_Oが立ち上がった（図２４（ａ））
後、時刻ｔ₂において、イネーブル信号（出力回路活性
化信号）φ_MAが立ち上がる（図２４（ｂ））。

【０１００】出力端子ＤＱに重負荷が接続される場合、
高レベルの電位検出信号バーφ₁が与えられる。従っ
て、Ｐ型ＭＯＳＦＥＴ２９３，２９６の各々のゲート
へ、低レベルの節点Ｎ３３，Ｎ３４の電圧Ｖ３３，Ｖ３
４が与えられるので、Ｐ型ＭＯＳＦＥＴ２９３，２９６
は導通する。従って、Ｎ型ＭＯＳＦＥＴ２８１のゲート
節点Ｎ３１の電圧Ｖ３１は、電源電圧Ｖ_CCまで充電され
る一方、Ｎ型ＭＯＳＦＥＴ２８２のゲート節点Ｎ３２の
電圧Ｖ３２は、高電圧Ｖ_CHまで充電される。その結果、
出力端子ＤＱに接続された重負荷へ高速で増加される電
流が供給される。

【０１０１】出力端子ＤＱに軽負荷が接続される場合、
低レベルの電位検出信号バーφ₁が与えられる。時刻ｔ
₄までは、高レベルの節点Ｎ３３，Ｎ３４の電圧Ｖ３
３，Ｖ３４（図２４（ｅ）〜（ｃ））がＰ型ＭＯＳＦＥ
Ｔ２９３，２９６の各々のゲートへ与えられ、Ｐ型ＭＯ
ＳＦＥＴ２９３，２９６はオフになる。従って、Ｎ型Ｍ
ＯＳＦＥＴ２８１のゲート節点Ｎ３１の電圧Ｖ３１は、
時刻ｔ₄以前は、Ｖ_CC−Ｖ_THに充電される（Ｖ_THはＭＯ
ＳＦＥＴの閾値電圧）（図２４（ｅ））。一方、Ｎ型Ｍ
ＯＳＦＥＴ２８２のゲート節点Ｎ３２の電圧Ｖ３２は、
時刻ｔ₄以前は、Ｖ_CH−Ｖ_THまで充電される（図２４
（ｄ））。時刻ｔ₄以後は、電圧Ｖ３１と電圧Ｖ３２
は、各々Ｖ_CCとＶ_CHまで充電される（図２４（ｆ），
（ｄ））。

【０１０２】従って、出力端子ＤＱに軽負荷が接続され
る場合、Ｎ型ＭＯＳＦＥＴ２８１，２８２のゲート電圧
Ｖ３１，Ｖ３２が遅延を伴って上昇するので、重負荷の
場合よりも、低い速度で増加する電流が負荷に供給され
る。その結果、リンギングのようなノイズの発生を防ぐ
ことができる。

【０１０３】以下に、第１５〜１８発明をその実施例を
示す図面に基づいて説明する。図１０は、１６個のデ─
タ入出力端子ＤＱ₁〜ＤＱ₁₆を有するＤＲＡＭの端子配
置図、図１１は図１０に示したＤＲＡＭ４００のにおけ
る出力回路及び高電圧供給回路の位置を示す概略配置図
である。図１１においては、ＤＲＡＭ４００の外郭線は
半導体基板の外郭線をも示している。

【０１０４】図１１において、４１ａ〜４１ｐは各デー
タ入出力端子ＤＱ₁〜ＤＱ₁₆毎に設けられた出力回路、
４８ａ〜４８ｐは出力回路４１ａ〜４１ｂ毎に設けられ
た高電圧供給回路、４８ｑは行デコーダ等へ高電圧を供
給する為の高電圧供給回路、４９はバーンイン試験検知
回路である。出力回路４１ａ〜４１ｑは、上述において
説明された出力回路である。

【０１０５】このように、ボンディング方法を選択する
ことにより、半導体集積回路装置を重負荷用と軽負荷用
の何れにも使用できるので、２つの用途の為に２つの製
造ラインを設ける必要がなくなる。すなわち、１種類の
半導体チップを重負荷用と軽負荷用の何れにも使用する
ことができる。また、これに加えて、出力回路毎に、与
えられたデータ信号に応答して高電圧を発生する高電圧
供給回路が設けられるので、最適な電力消費の下で高レ
ベルの出力データ信号“Ｈ”を出力することができる。
さらに、バーンイン試験時において、高電圧供給回路に
おける昇圧電位を低下させることができるので、過大な
高電圧による内部回路の破壊を防ぐことができる。

【０１０６】

【発明の効果】以上のように本発明によれば、出力回路
の特性をボンディング方法によって容易に切り換えるよ
うに構成したので、同一チップで異なる用途向けの半導
体集積回路を製造することができる。また、出力回路で
使用する高電圧供給回路を分散して配置したので、出力
回路が出力する高レベルの出力データ信号“Ｈ”の数に
応じて高電圧供給回路の電荷供給能力を切り換えられる
ようにしても、配線の数が増加せずチップ面積が増加し
ない。また、高電圧供給回路でブーストされる節点のプ
リチャージ電位をバーンイン試験の時には通常時よりも
低くなるように構成したので、バーンイン試験時にブー
ストされる節点に過大な電圧がかかるのが防止できる。

【図面の簡単な説明】

【図１】本発明による出力回路を使用したＤＲＡＭの構
成例を示すブロック図である。

【図２】第１発明による出力回路を示す回路図である。

【図３】第１発明による出力回路の電位検出回路を示す
回路図である。

【図４】遅延回路を示す回路図である。

【図５】第１発明の実施例を示す配置図である。

【図６】第１発明の実施例を示す配置図である。

【図７】第１発明による出力回路の動作を示すタイミン
グチャートである。

【図８】第２と第３発明による第１実施例の高電圧供給
回路を示す回路図である。

【図９】図８に示す高電圧供給回路の動作を示すタイミ
ングチャートである。

【図１０】入出力回路を多数有する半導体集積回路装置
の入出力端子の配置例を示す端子配置図である。

【図１１】第２発明の一実施例による高電圧供給回路の
配置図である。

【図１２】第３発明による第１実施例のバーンイン試験
検知手段の回路図である。

【図１３】図８に示す高電圧供給回路のバーンイン試験
時の動作を示すタイミングチャートである。

【図１４】第３発明による第２実施例のプリチャージ電
圧制御回路を示す回路図である。

【図１５】第３発明による第２実施例の行デコーダを示
す回路図である。

【図１６】図１５に示す行デコーダの動作を示すタイミ
ングチャートである。

【図１７】第１発明による第２実施例による出力回路を
示す回路図である。

【図１８】図１７に示す出力回路の動作を説明するため
のタイミングチャートである。

【図１９】第１の発明による第３実施例の出力回路を示
す回路図である。

【図２０】図１９に示す出力回路の動作を説明するため
のタイミングチャートである。

【図２１】第１４発明による出力回路の１実施例を示す
回路図である。

【図２２】第１４発明による出力回路の他の実施例を示
す回路図である。

【図２３】第１３発明による出力回路の１実施例を示す
回路図である。

【図２４】第１３発明による出力回路の動作を示すタイ
ミングチャートである。

【図２５】従来の出力回路を示す回路図である。

【図２６】従来の出力回路の動作を示すタイミングチャ
ートである。

【図２７】従来の半導体集積回路の高電圧供給回路の配
置を示す配置図である。

【符号の説明】

１５〜２４Ｎ型ＭＯＳＦＥＴ２５〜３０Ｐ型ＭＯＳＦＥＴ３１〜３４インバータ３５〜３６遅延回路３７〜３８ＮＡＮＤ回路３９〜４０ＮＯＲ−ＯＲ回路４１，２５０，２６０，２８０，３４０，３５０出力
回路４２，４２ｔボンディングパッド４５電位検出回路４６ｔ接地入力端子４８，２０８，３１０高電圧供給回路４９バーンイン試験検知回路６１Ｐ型ＭＯＳＦＥＴ６２〜６３バーンイン試験時にブーストされる節点の
プリチャージ電圧を下げるためのＮ型ＭＯＳＦＥＴ２００，４００ＤＲＡＭ（半導体集積回路装置）２０２行デコーダ２３５金線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 11/417 11/409 29/00 ３０３Ｂ 6866−5ＬＨ０３Ｋ 17/16 Ｈ 9184−5Ｊ 17/687 6866−5ＬＧ１１Ｃ 11/34 ３０５ 6866−5Ｌ３５４Ａ 7436−5ＪＨ０３Ｋ 17/687 Ｆ

Claims

【特許請求の範囲】

【請求項１】半導体集積回路の出力回路において、出
力信号を、第１の論理レベルに駆動するドライバ手段
は、第１の駆動力をもつ状態と、第２の駆動力をもつ状
態をもち、前記半導体集積回路をパッケージにアセンブ
リする方法に応じて、前記第１の駆動力をもつ状態から
前記第２の駆動力をもつ状態に変化するまでの遅延時間
の大きさを切り換える手段をもつことを特徴とする出力
回路。
【請求項２】請求項１の範囲の出力回路において、第
２の動作モードにおいて前記第２のドライバ駆動回路が
前記第１のドライバ回路より概ね１〜２nsec遅延して動
作することを特徴とする出力回路。
【請求項３】複数の出力回路を備えた半導体集積回路
装置において、前記出力回路で消費する外部から供給さ
れる第１の電位と異なる第２の電位を発生する回路を前
記出力回路ごと或いは近接する出力回路のグループごと
に備え、前記出力回路での第２の電位の消費電力に応じ
て、前記第２の電位を発生する半導体装置回路の第２の
電位の供給能力を可変にしたことを特徴とする半導体集
積回路装置。
【請求項４】故意につけたキャパシタ、または、ソー
ス・ゲート間の容量によってプリチャージ電位から高電
圧にブーストされる節点を有する半導体集積回路装置に
おいて、バーンイン試験時には、前記節点の前記プリチ
ャージ電位を通常動作時よりも低くなるようにする手段
を備えたことを特徴とする半導体集積回路装置。
【請求項５】半導体集積回路装置内に形成されて、デ
ータ出力端子と、出力データ信号を決定する与えられた
データ信号に応答して、前記データ出力端子を介して出
力データ信号の電流を出力する電流出力手段とを備えた
出力回路において、前記半導体集積回路装置の基板上に
設けられたノードと、該ノードへ与えられた電位に応じ
て、前記電流出力手段による出力電流の増加率を制御す
る電流増加率制御手段とを備えることを特徴とする出力
回路。
【請求項６】前記電流出力手段が、第１の電源電位を
与える電源端子と前記データ出力端子との間に並列に接
続され、出力データ信号を決定する与えられたデータ信
号に応答して導通する第１及び第２のスイッチング素子
を備えることを特徴とする請求項５に記載の出力回路。
【請求項７】前記電流増加率制御手段が、基板上に設
けられた前記ノードへ与えられた電位に応じて、前記第
２のスイッチング素子の導通タイミングを遅延させる遅
延手段を備えることを特徴とする請求項６に記載の出力
回路。
【請求項８】前記第１及び第２のスイッチング素子
が、電界効果トランジスタであることを特徴とする請求
項７に記載の出力回路。
【請求項９】前記第１の電界効果トランジスタの相互
コンダクタンスが、前記第２の電界効果トランジスタの
相互コンダクタンスよりも小であることを特徴とする請
求項８に記載の出力回路。
【請求項１０】基板上に設けられた前記ノードがボン
ディングパッドであり、該ボンディングパッドと第２の
電源電位を与える電源端子とを接続する配線手段と、該
ボンディングパッドへ選択的に与えられた電位を検出す
る電位検出手段とを備えて、前記電流増加率制御手段
が、該電位検出手段の検出する電位に応じて前記電流出
力手段による出力電流の増加率を制御するものであるこ
とを特徴とする請求項５〜９のいずれかに記載の出力回
路。
【請求項１１】前記電流出力手段は、第１の電源電位
を与える電源端子と前記データ出力端子との間に接続さ
れた第３の電界効果トランジスタを備え、前記電流増加
率制御手段は、基板上に設けられた前記ノードへ与えら
れた電位に応じて、前記第３の電界効果トランジスタの
コンダクタンスの増加率を制御するコンダクタンス制御
手段を備えることを特徴とする請求項５に記載の出力回
路。
【請求項１２】前記コンダクタンス制御手段が、基板
上に設けられた前記ノードへ与えられた電位に応じて、
前記第３の電界効果トランジスタのゲート電極の電位の
増加率を制御する電位増加率制御手段を備えることを特
徴とする請求項１１に記載の出力回路。
【請求項１３】前記電流出力手段が、出力データ信号
を決定する与えられたデータ信号に応答して、前記第３
の電界効果トランジスタのゲート電極を充電する第１の
充電手段を備え、前記コンダクタンス制御手段が、基板
上に設けられた前記ノードへ与えられた電位に応じて、
前記第１の電界効果トランジスタのゲート電極の充電を
加速する充電加速手段を備えることを特徴とする請求項
１１に記載の出力回路。
【請求項１４】前記充電加速手段が、基板上に設けら
れた前記ノードへ与えられた電位と、出力データ信号を
決定する与えられたデータ信号とに応じて、前記第３の
電界効果トランジスタのゲート電極を充電する第２の充
電手段を備えることを特徴とする請求項１３に記載の出
力回路。
【請求項１５】前記電流出力手段が、第１の電源電位
を与える電源端子と前記データ出力端子との間に並列に
接続され、出力データ信号を決定する与えられたデータ
信号に応答して導通する複数のスイッチング素子を備
え、前記電流増加率制御手段が、基板上に設けられた前
記ノードへ与えられた電位に応じて、前記複数のスイッ
チング素子の少なくとも１つを遅延を伴って導通させる
遅延導通手段を備えることを特徴とする請求項５〜１０
のいずれかに記載の出力回路。
【請求項１６】半導体集積回路内に形成され、複数の
データ出力端子毎の出力回路を備えて、該複数のデータ
出力端子を介して複数の出力データ信号を並列に出力す
る出力回路において、前記データ出力端子毎の出力回路
の各々に、第１の電源電位を与える電源端子と前記デー
タ出力端子との間に並列に接続された複数の電界効果ト
ランジスタと、前記第１の電源電位を受け、出力データ
信号を決定する与えられたデータ信号に応答して、前記
複数の電界効果トランジスタのゲート電極へ前記第１の
電源電位を超える高電圧を供給する高電圧供給手段とを
備えることを特徴とする出力回路。
【請求項１７】第１の電源電位を与える電源端子の電
位により、バーンイン試験を検知するバーンイン試験検
知手段と、該バーンイン試験検知手段がバーンイン試験
を検知したときに、前記高電圧供給手段が発生する電圧
を低下させる電圧低下手段とを備えることを特徴とする
請求項１６に記載の出力回路。
【請求項１８】予め定められた内部回路の各々に、第
１の電源電位を与える電源端子と前記データ出力端子と
の間に並列に接続された複数の電界効果トランジスタ
と、前記第１の電源電位を受け、与えられたデータ信号
に応答して、前記複数の電界効果トランジスタのゲート
電極へ前記第１の電源電位を超える高電圧を供給する高
電圧供給手段と、第１の電源電位を与える電源端子の電
位により、バーンイン試験を検知するバーンイン試験検
知手段と、該バーンイン試験検知手段がバーンイン試験
を検知したときに、前記高電圧供給手段が発生する電圧
を低下させる電圧低下手段とを備えることを特徴とする
半導体集積回路装置。
【請求項１９】前記半導体集積回路装置が半導体記憶
装置であることを特徴とする請求項１８に記載の半導体
集積回路装置。