JPH01258464A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01258464A JPH01258464A JP63086896A JP8689688A JPH01258464A JP H01258464 A JPH01258464 A JP H01258464A JP 63086896 A JP63086896 A JP 63086896A JP 8689688 A JP8689688 A JP 8689688A JP H01258464 A JPH01258464 A JP H01258464A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- recess
- mis
- type
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＩＳ型マルチゲートトランジスタよりなり
、メモリー装置に用いられる半導体装置に関するもので
ある。
、メモリー装置に用いられる半導体装置に関するもので
ある。
従来の技術
ＭＩＳ型トランジスタのスレショルドボルテージは、チ
ャネル中のシリコンの不純物拡散の種類および濃度によ
りコントロールすることが可能である。
ャネル中のシリコンの不純物拡散の種類および濃度によ
りコントロールすることが可能である。
スレショルドボルテージを不純物拡散の種類および濃度
により制御しメモリー装置とするマルチゲート構造のト
ランジスタの例を第２図の断面構造図により説明する。
により制御しメモリー装置とするマルチゲート構造のト
ランジスタの例を第２図の断面構造図により説明する。
たとえば、シリコン基板１に選択的に第１ゲートトラン
ジスタと第２ゲートトランジスタのスレショルドボルテ
ージ制御用ｎ型拡散層９を形成し、このシリコン基板１
の上に第１ゲート酸化ＷＡ３および第１ポリシリコン４
によ゛り形成される第１ゲートトランジスタのゲート構
造部と、第２ゲート酸化膜６および第２ポリシリコン７
によって形成される第２ゲートトランジスタのゲート１
３２ｉ部とを交互に配置することによりマルチゲートト
ランジスタを構成している。
ジスタと第２ゲートトランジスタのスレショルドボルテ
ージ制御用ｎ型拡散層９を形成し、このシリコン基板１
の上に第１ゲート酸化ＷＡ３および第１ポリシリコン４
によ゛り形成される第１ゲートトランジスタのゲート構
造部と、第２ゲート酸化膜６および第２ポリシリコン７
によって形成される第２ゲートトランジスタのゲート１
３２ｉ部とを交互に配置することによりマルチゲートト
ランジスタを構成している。
ここで、スレショルドボルテージ制御用ｎ型拡散層９の
上に形成される第１ゲートトランジスタＡと第２ゲート
トランジスタＢはそれぞれＤ（デプレッション）ＭＯＳ
）ランジスタを栴成し、拡散層９の無い第１ゲートトラ
ンジスタＣと第２ゲートトランジスタＤはそれぞれＥ（
エンハンスメント）ＭＯＳトランジスタを構成する。
上に形成される第１ゲートトランジスタＡと第２ゲート
トランジスタＢはそれぞれＤ（デプレッション）ＭＯＳ
）ランジスタを栴成し、拡散層９の無い第１ゲートトラ
ンジスタＣと第２ゲートトランジスタＤはそれぞれＥ（
エンハンスメント）ＭＯＳトランジスタを構成する。
従来の技術としては、たとえば、特公昭５７−１２（１
３６７号公報、′マルチゲートトランジスタＲＯＭの特
性”ＮＴＴ武蔵野電通研、幸［１ら、電気通信学会技術
報告書（１９７り年Ｐ１７〜Ｐ２４）がある。
３６７号公報、′マルチゲートトランジスタＲＯＭの特
性”ＮＴＴ武蔵野電通研、幸［１ら、電気通信学会技術
報告書（１９７り年Ｐ１７〜Ｐ２４）がある。
発明が解決しようとする課題
半導体装置は回路の高集積化とともに高速化への方向へ
進展している。マスクＲＯＭなどのメモリーセルとして
採用されているＭＩＳ型マルチゲート構造のトランジス
タでは、多くのセルトランジスタを直列に配列する構造
であることから、従来の技術を用いた場合、メモリーセ
ル電流が微小となり、回路動作の高速化を困難にしてい
た。
進展している。マスクＲＯＭなどのメモリーセルとして
採用されているＭＩＳ型マルチゲート構造のトランジス
タでは、多くのセルトランジスタを直列に配列する構造
であることから、従来の技術を用いた場合、メモリーセ
ル電流が微小となり、回路動作の高速化を困難にしてい
た。
本発明は上記従来の間肋を解決するもので、ＭＩＳ望ト
ランジスタのトランジスタ電流を増大でき、回数動作を
高速化を容易にできる半導体装置を提供することを目的
とするものである。
ランジスタのトランジスタ電流を増大でき、回数動作を
高速化を容易にできる半導体装置を提供することを目的
とするものである。
課題を解決するための手段
上記問題を解決するために、本発明は、Ｍ Ｉ Ｓ型ト
ランジスタのチャネル形成の際に、選択的に第１の不純
物層が形成された半導体基板上に、選択的に第１のゲー
ト絶縁膜および第１のゲート電極よりなる第１のＭＩＳ
型トランジスタのゲート構造部が形成され、前記第１の
ゲート電極から所定の距離隔てた前記半導体基板の表面
から前記第１の不純物層の厚さと同等以上の深さの凹所
が形成されるとともに、前記凹所のうち、所定の凹所に
第２の不純物層が設けられ、さらに、それぞれの凹所に
第２のゲート絶縁膜および第２のゲート電極からなる第
２のＭＩＳ型トランジスタのゲート構造部が設けられた
ものである。
ランジスタのチャネル形成の際に、選択的に第１の不純
物層が形成された半導体基板上に、選択的に第１のゲー
ト絶縁膜および第１のゲート電極よりなる第１のＭＩＳ
型トランジスタのゲート構造部が形成され、前記第１の
ゲート電極から所定の距離隔てた前記半導体基板の表面
から前記第１の不純物層の厚さと同等以上の深さの凹所
が形成されるとともに、前記凹所のうち、所定の凹所に
第２の不純物層が設けられ、さらに、それぞれの凹所に
第２のゲート絶縁膜および第２のゲート電極からなる第
２のＭＩＳ型トランジスタのゲート構造部が設けられた
ものである。
作用
上記構成により、ＭＩＳ型トランジスタのチャネルへの
第２の不純物層の形成が、第１および第２のＭＩＳ型ト
ランジスタの隣り合う箇所で半導体基板の表面と凹所の
両方から安定に実施され、特に、ＥＭＯ３の第１のＭＩ
Ｓ型トランジスタとＤＭＯ３の第２のＭＩＳ型トランジ
スタの隣り合う箇所で均一に形成されたプロファイル部
がその直下でのＴｈ ａ抵抗を低下させ、トランジスタ
の電流駆動能力は向上し、回路動作の高速化が容易とな
る。
第２の不純物層の形成が、第１および第２のＭＩＳ型ト
ランジスタの隣り合う箇所で半導体基板の表面と凹所の
両方から安定に実施され、特に、ＥＭＯ３の第１のＭＩ
Ｓ型トランジスタとＤＭＯ３の第２のＭＩＳ型トランジ
スタの隣り合う箇所で均一に形成されたプロファイル部
がその直下でのＴｈ ａ抵抗を低下させ、トランジスタ
の電流駆動能力は向上し、回路動作の高速化が容易とな
る。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例の半導体装置の要部断面図で
ある。第１図において、ｌはＰ型シリコン基板で、その
主面上に選択的に第１ゲートスレショルドボルテージ制
御用ｎ型拡散層２を形成し、このｎ型拡散層２を含めて
シリコン基板１上に第１のゲート絶縁膜としての第１ゲ
ート酸化膜３と第１のゲートＳ極としての第１ポリシリ
コン４からなる第１のＭＩＳ型トランジスタ（図面では
左からＤＭＯ３およびＥＭＯ３）のゲート構造部を設け
、第１ポリシリコン４をマスクとしてこれに隣接したシ
リコン基板１をエツチングする。このときのエツチング
形状を第１ポリシリコン４の幅よりもエツチングされな
いシリコン基板１の幅が大きくなる形状とし、さらにエ
ツチングにより形成される凹所の深さを第１ゲートスレ
ショルドボルテージ制御用ｎ型拡散層２の厚みと同等以
上にする０次に所定の凹所に第２ゲートスレショルドボ
ルテージ制御用ｎ型拡散層を拡散して形成し、さらにそ
れぞれの凹所に第２のゲート絶縁膜としての第２ゲート
酸化膜６と第２のゲートを極としての第２ポリシリコン
７からなる第２のＭＩＳ型トランジスタ（図面では左側
からＤＭＯ３およびＥＭＯ３）のゲート構造部゛を設け
、この第１および第２のＭＩＳ型トランジスタのゲート
構造部を交互に配！することによりマルチゲートトラン
ジスタを構成する。
ある。第１図において、ｌはＰ型シリコン基板で、その
主面上に選択的に第１ゲートスレショルドボルテージ制
御用ｎ型拡散層２を形成し、このｎ型拡散層２を含めて
シリコン基板１上に第１のゲート絶縁膜としての第１ゲ
ート酸化膜３と第１のゲートＳ極としての第１ポリシリ
コン４からなる第１のＭＩＳ型トランジスタ（図面では
左からＤＭＯ３およびＥＭＯ３）のゲート構造部を設け
、第１ポリシリコン４をマスクとしてこれに隣接したシ
リコン基板１をエツチングする。このときのエツチング
形状を第１ポリシリコン４の幅よりもエツチングされな
いシリコン基板１の幅が大きくなる形状とし、さらにエ
ツチングにより形成される凹所の深さを第１ゲートスレ
ショルドボルテージ制御用ｎ型拡散層２の厚みと同等以
上にする０次に所定の凹所に第２ゲートスレショルドボ
ルテージ制御用ｎ型拡散層を拡散して形成し、さらにそ
れぞれの凹所に第２のゲート絶縁膜としての第２ゲート
酸化膜６と第２のゲートを極としての第２ポリシリコン
７からなる第２のＭＩＳ型トランジスタ（図面では左側
からＤＭＯ３およびＥＭＯ３）のゲート構造部゛を設け
、この第１および第２のＭＩＳ型トランジスタのゲート
構造部を交互に配！することによりマルチゲートトラン
ジスタを構成する。
このとき、第１および第２のＭＩＳ型トランジスタの隣
り合う箇所で、第２ゲートスレショルドボルテージ制御
用ｎ型拡散層５はＰ型シリコン基板１の表面の非エツチ
ング面と凹所のエッチング面の両方から拡散により形成
された構造となり、特にＥＭＯ３の第１のＭＩＳ型トラ
ンジスタと０ＭＯ３の第２のＭＩＳ型トランジスタの隣
り合う箇所で、第２ゲートスレショルドボルテージ制御
用ｎ型拡散層５の均一な拡散プロファイル部８が形成さ
れ、この直下での電流抵抗は低下し、トランジスタの電
流駆動能力は向上して、回路動作の高速化を達成できる
。
り合う箇所で、第２ゲートスレショルドボルテージ制御
用ｎ型拡散層５はＰ型シリコン基板１の表面の非エツチ
ング面と凹所のエッチング面の両方から拡散により形成
された構造となり、特にＥＭＯ３の第１のＭＩＳ型トラ
ンジスタと０ＭＯ３の第２のＭＩＳ型トランジスタの隣
り合う箇所で、第２ゲートスレショルドボルテージ制御
用ｎ型拡散層５の均一な拡散プロファイル部８が形成さ
れ、この直下での電流抵抗は低下し、トランジスタの電
流駆動能力は向上して、回路動作の高速化を達成できる
。
なお、第１ゲートスレショルドボルテージ制御用ｎ型拡
散層２と第２ゲートスレショルドボルテージ制御用ｎ型
拡散層５とはそれぞれ同じ不純物元素を含む構成であっ
てもよい。
散層２と第２ゲートスレショルドボルテージ制御用ｎ型
拡散層５とはそれぞれ同じ不純物元素を含む構成であっ
てもよい。
発明の効果
以上本発明によれば、第２のＭＩＳ型トランジスタの第
２の不純物層が第１のＭＩＳ型トランジスタと第２のＭ
ＩＳ型トランジスタの隣り合う箇所で、均一に形成され
ることにより、ＭＩＳ型マルトゲートトランジスタのト
ランジスタ電流が増大し、回路動作の高速化が容易とな
る。
２の不純物層が第１のＭＩＳ型トランジスタと第２のＭ
ＩＳ型トランジスタの隣り合う箇所で、均一に形成され
ることにより、ＭＩＳ型マルトゲートトランジスタのト
ランジスタ電流が増大し、回路動作の高速化が容易とな
る。
第１図は本発明の一実施例半導体装置の断面図、第２図
は従来例の半導体装置の断面図である。 １・・・Ｐ型シリコン基板、２・・・第１ゲートスレシ
ョルドボルテージ１ｆｉｌＪ御用ｎ型拡肢層（第１の不
純物層）、３・・・第１ゲート酸化膜（第１の絶縁膜）
、４・・・第１ポリシリコン（第１のゲート電極）、５
・・・第２ゲートスレシヨルドボルテージ制御用ｎ型拡
散ＮＪ（第２の不純物層）、６・・・第２ゲート酸化Ｗ
Ａ（第２の絶縁膜）、７・・・第２ポリシリコン（第２
のゲート’ｔｔｆｉ）、８・・・拡散プロファイル部。 代理人 森 本 義 弘
は従来例の半導体装置の断面図である。 １・・・Ｐ型シリコン基板、２・・・第１ゲートスレシ
ョルドボルテージ１ｆｉｌＪ御用ｎ型拡肢層（第１の不
純物層）、３・・・第１ゲート酸化膜（第１の絶縁膜）
、４・・・第１ポリシリコン（第１のゲート電極）、５
・・・第２ゲートスレシヨルドボルテージ制御用ｎ型拡
散ＮＪ（第２の不純物層）、６・・・第２ゲート酸化Ｗ
Ａ（第２の絶縁膜）、７・・・第２ポリシリコン（第２
のゲート’ｔｔｆｉ）、８・・・拡散プロファイル部。 代理人 森 本 義 弘
Claims (1)
- １、選択的に第１の不純物層が形成された半導体基板上
に、選択的に第１のゲート絶縁膜および第１のゲート電
極からなる第１のＭＩＳ型トランジスタのゲート構造部
が形成され、前記第１のゲート電極から所定の距離隔て
た前記半導体基板の表面から前記第１の不純物層の厚さ
と同等以上の深さの凹所が形成されるとともに、前記凹
所のうち、所定の凹所に第２の不純物層が設けられ、さ
らにそれぞれの凹所に第２のゲート絶縁膜および第２の
ゲート電極からなる第２のＭＩＳ型トランジスタのゲー
ト構造部が設けられた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086896A JPH01258464A (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086896A JPH01258464A (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258464A true JPH01258464A (ja) | 1989-10-16 |
Family
ID=13899598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086896A Pending JPH01258464A (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142876A (ja) * | 1989-10-27 | 1991-06-18 | Sony Corp | 読み出し専用メモリ装置の製造方法 |
-
1988
- 1988-04-08 JP JP63086896A patent/JPH01258464A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142876A (ja) * | 1989-10-27 | 1991-06-18 | Sony Corp | 読み出し専用メモリ装置の製造方法 |
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