JPH03142876A - 読み出し専用メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリセルアレイの各トランジスタにデータ
を記憶し、そのデータを読み出して使用する読み出し専
用メモリ装７７７　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒ
ｙ）とその製造方法に関し、特にＮＯＲ型のセルを有す
る読み出し専用メモリ装置とその製造方法に関する。

〔発明の概要〕

本発明は、ＮＯＲ型のセルを有する読み出し専用メモリ
装置とその製造方法において、半導体基板上に帯状のパ
ターンに平行して複数形成された膜厚の厚いｋｊＡ縁膜
の下部に半導体基板と反対４霊型の不純物領域を形成す
ると共に、その厚い絶縁膜の間の薄い絶縁膜上に上記パ
ターンと略垂直な方向に延在される複数の電極層を形成
し、その電極層の下部の半導体基板の表面に選択的に不
純物を導入してプログラムすることにより、高集積度の
読み出し専用メモリ装置を得るものである。

〔従来の技術〕

大量のデータを格納し、必要な時に読み出して用いる読
み出し専用メモリ装置は、ＯＡＱ器、コンピューター等
の普及と共に、その大容量化が求められている。

ところで、従来の高集積度の読み出し専用メモリ装置の
一例として、いわゆるマルチゲート構造としたＮＡＮＤ
型セルの読み出し専用メモリ装置が知られている（例え
ば、月刊Ｓｅ＋ｗｉｃｏｎｄｕｃｔｏｒ　Ｎ。

ｒｌｄ　１９８７年ＩＯ月号、３３〜３８頁、“シャロ
ートレンチを用いた８Ｍ、１６Ｍ　　マスクＲＯＭ”参
照、）、このＮＡＮＤ型セルは、２層のポリシリコン層
をゲート電極としており、第２層目のポリシリコン層の
下部のチャンネル領域がトレンチ（溝部）とされる、こ
のようなＮＡＮＤ型セルでは、８個から１６個のトラン
ジスタを直列に配列するメモリセル構造を有している。

〔発明が解決しようとするｔ！ｉ！題〕ところで、上述
のＮＡＮＤ型セルでは、さらに集積度を高くしようとし
た場合に、直列に接続されるトランジスタの数を増大さ
せる必要がある。

しかし、直列に接続されるトランジスタの数が増大した
場合には、そのトランジスタの数に逆比例してメモリセ
ルの駆動能力が低下してしまう。

一方、トランジスタを並列に接続するＮＯＲ型セルでは
、このようなメモリセルの駆動能力の低下と言う問題が
生じないが、前記ＮＡＮＤ型セルと同等の高集積化が困
難であった。

そこで、本発明は上述の技術的な！ｉ題に鑑み、高集積
化を図ると共に、メモリセルの駆動能力も高い読み出し
専用メモリ装置とその製造方法を提供することを目的と
する。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明の読み出し専用メ
モリ装置は、第１導電型の半導体基板の表面に互いに平
行な帯状のパターンに形成された複数の膜厚の厚い第１
の絶縁膜と、それら第１の絶ａＩ！！の下部の上記半導
体基板に形成された第２導電型の不純＄５領域と、上記
第１の絶縁膜の間の上記半導体基板の表面に形成され該
第１の絶縁膜よりも膜厚の薄い第２の絶縁膜と、上記第
２の絶Ｉ！膜上で上記第１の絶縁膜のパターンと略垂直
な方向に延在され且つ互いに平行な複数の帯状のパター
ンに形成される電極層とを有している。その電極層は、
単層、２層或いはそれ以上でも良い。

２層の場合には、下層の第１の電極層の帯状のパターン
の間に、上層の第２の電極層のパターンを形成すれば良
い、また、その２Ｎの場合には、上層の第２の電極層の
領域の半導体基板の表面を第１の電極層の半導体基板の
表面よりも深く削る構造としても良い１本発明の読み出
し専用メモリ装置では、上記電極層の下部の上記半導体
基板の表面に不純物が選択的に導入され、この不純物の
導入でプログラムが行われる。導入される不純物は例え
ば基板と同じ第１導電型の不純物である。

次に、このような読み出し専用メモリ装置の製造方法は
、第１導電型の半導体基板の表面に互いに平行な帯状の
パターンを有する耐酸化膜を形成する工程と、その耐酸
化膜と整合的に上記半導体基板の表面に第２導電型の不
純物を導入する工程と、上記耐酸化膜をマスクとして上
記半導体基板の表面を酸化して膜厚の厚い第１の酸化膜
を形成する工程と、上記耐酸化膜を上記半導体基板上か
ら除去する工程と、上記半導体基板の第１の酸化膜以外
の領域に該第１の酸化膜よりも膜厚の薄い第２の酸化膜
を形成する工程と、上記第２の酸化膜上に上記第１の酸
化膜のパターンと略垂直な方向に延在され互いに平行な
複数の帯状のパターンからなる電極層を形成する工程と
、上記電極層の下部の上記半導体基板に第１導電型の不
純物を選択的に導入する工程とを有することを特徴とし
ている。

電極層を２層構造とする場合では、第１の電極層の形成
後に、層間！！縁膜を形成し、第２のｘＢＩ層を第１の
電極層のパターンの間の領域に形成する。また、第２の
電極層の下部の半導体基板を削って第１の電極層と第２
の電極層とで異なる基板表面を形成する場合では、第１
の電極層の形成後、その第１の電極層と整合的に上記第
２の酸化膜及び上記半導体基板をエツチングし、そのエ
ツチングの後に、層間酸化膜、第２の電極層を順次形成
する。プログラムのためにイオン注入法を用いる場合で
は、各電極層の形成前に所要のマスクを用いて行えば良
い。

（作用〕 本発明の読み出し専用メモリ装置は、厚い絶縁膜の下部
に半導体基板と反対導電型の不純物領域を形成し、その
不純物領域はメモリトランジスタのソース・ドレイン領
域として機能する。一般に厚いｖＡ縁膜は素子分離用に
使用されるが、その下部をソース・ドレイン領域として
活用することで、当該読み出し専用メモリ装置の集積度
が大幅に向上する。厚い絶縁膜のパターンを反映した不
純物領域の帯状のパターンに対して、略垂直方向に平行
した複数の電極層を形成することにより、メモリトラン
ジスタがソース・ドレイン領域に並列に接続されたＮＯ
Ｒ型のセルとなる。このＮＯＲ型のセル構造では、各ト
ランジスタが並列接続される関係となるために、駆動能
力がトランジスタの数によって低下することはない、従
って、高集積で十分なセルの駆動能力を有する読み出し
専用メモリ装置が得られることになる。

上記読み出し専用メモリ装置を製造する方法では、厚い
酸化膜を得るために、耐酸化膜を用いている。そして、
その耐酸化膜と整合的に半導体基板と反対導電型の不純
物を導入し、その後、耐酸化膜を用いて厚い酸化膜を成
長させることで、厚い酸化膜の下部に整合的に不純物領
域が形成されることになる。また、電極層を２層構造と
するものでは、第２の電極層を形成する場合に、第１層
目の第１の電極層がマスクの一部としても機能する。さ
らに、電極層を２層構造とし、第２の電極層に対応する
領域をエツチングにより削る製造方法では、第１の電極
層へのプログラムのための不純物の導入を大まかなパタ
ーンで行わせることを可能にする。

〔実施例〕

本実施例は、２層のポリシリコン層からなる電極層を形
成するＮＯＲ型セルの読み出し専用メモリ装置（ＲＯＭ
）の例である。

まず、第６図を参照して、そのメモリセルアレイの構造
について説明する。

メモリセルアレイは、マトリクス状に配列されるメモリ
セルからなり、各メモリセルはそれぞれ１つのメモリト
ランジスタ１００から構成される。

メモリトランジスタ１００のゲートを極は、ワード線Ｗ
、−Ｗ、、・・・として、行方向に並ぶメモリトランジ
スタ１００で共通とされる。このメモリトランジスタ１
００のソース・ドレイン領域は、各列のメモリトランジ
スタ１００で共通とされ、線状のソース・ドレイン領域
Ｓ／Ｄ　１〜Ｓ／Ｄ３゜・・・が形成される。後述する
ように、これらソース・ドレイン領域Ｓ／Ｄ　Ｉ　−３
／Ｄ　３．　・・・は厚い酸化膜の下部に形成される０
行方向で隣接するメモリトランジスタ１００は、共通の
ソース・ドレイン１ｉＪｆ域を有する０図示の例では、
行方向で隣接するメモリトランジスタ１００のうち、ソ
ース・ドレイン領域Ｓ／Ｄ２が２つのメモリトランジス
タ１００．１００に共通のものとされる。

次に、′５１図〜第５図を参照して、メモリセル部分の
構造について説明する。

第１図は本実施例のＲＯＭの平面図である０図中、斜線
領域は、ｐ型の半導体基ｔｌｉ　１０１の表面に形成さ
れた厚い酸化膜１０２を示し、それぞれ帯状のパターン
で互いに平行に図中Ｙ方向に延在されている。この厚い
酸化膜１０２の下部にソース・ドレイン領域１０７が整
合的に形成さ杭る。

そして、これら厚い酸化膜１０２と直交する方向である
図中Ｘ方向に、互いに平行な複数の帯状のパターンに形
成される第１の電極層である第１層目のポリシリコンＪ
ｉｉ１０３及び第２の電極層である第２Ｎ目のポリシリ
コン層１０４が形成される。

第１層目のポリシリコン層１０３は、互いに平行な帯状
のパターンで形成され、隣接するパターン同士では幅１
１の間隔を有している。第２層目のポリシリコン層１０
４は、その第１層目のポリシリコン層１０３同士の間の
領域を覆って形成され、それぞれＹ方向の端部の一部が
第ｔｍ目のポリシリコン１ｉｉ１０３の端部上に平面上
型なる。従って、Ｙ方向には略間隔を開けずにメモリト
ランジスタが並列に形成されていることになり、当該読
み出し専用メモリ装置を高集積度にすることができる。

略正方形のパターン１０５は第１層目のポリシリコン３
１１０３の下部へのイオン注入によるプログラムのマス
クの窓部であり、略正方形のパターン１０６は第２層目
のポリシリコンＮ１０４の下部へのイオン注入によるプ
ログラムのマスクの窓部である。これら各パターン１０
５，１０６は、Ｙ方向でそれぞれポリシリコン層１０３
，１０４の幅よりも広くされ、また、Ｘ方向で一対の厚
い酸化膜１０２．１０２に亘るような大きな開口部とな
る。パターン１０５を用いたイオン注入の際には、レジ
ストマスクと共に一対の厚い酸化膜１０２．１０２もマ
スクの一部として機能する。そして、Ｙ方向にはみ出し
た部分は、第１層目のポリシリコン層１０３と整合的な
エンチングによって削り取られるために、マスクずれに
強い。また、パターン１０６を用いたイオン注入の際に
は、レジストマスクと共に一対の厚い酸化１ｉ１０２，
１０２及び第１層目のポリシリコン層１０３がマスクと
して機能するために、マスクずれに強いものとなる。従
って、集積度が高くなって行っても、確実にプログラム
することができる。

第２図及び第３図は図中Ｘ方向の断面である。

第２図は第２層目のポリシリコン層１０４のところで切
断した断面であって、Ｐ型のシリコン基板１０１の表面
には、表面上で離間した厚い酸化膜１０２．１０２が形
成されている。その下部のシリコン基板１０１の表面に
は、ｎ゛型の不純物領域１０７が整合的に形成されてい
る。このｎ°型の不純物領域１０７がメモリトランジス
タのソース・ドレイン領域として機能する。一対の上記
厚い酸化膜１０２．１０２に挟まれた領域の基板表面は
削られて深くなっており、溝１０９が形成されている。

この溝１０９の底面及び側面には、上記厚い酸化１１１
１０２よりも薄く形成されたゲート酸化Ｈ１０Ｂが形成
される。そして、ゲート酸化膜１０８上から上記厚い酸
化１１１１０２上に亘り、さらに他のメモリトランジス
タにかかるゲート酸化ａｔｏａ上に亘って延在されるよ
うに、第２Ｎ目のポリシリコン層１０４が断面上連続的
に形成されている。このポリシリコン層１０４は一対の
上記厚い酸化膜１０２，１０２に挟まれた領域でゲート
酸化膜１０Ｂに接して形成され、それら厚い酸化膜１０
２，１０２では十分にｎ°型の不純物領域１０７と分離
されている。第３図は、同じ第１図のＸ方向の断面であ
るが、第１Ｎ目のポリシリコン層１０３のところを断面
としたものである。この第３図の断面では、第２図と同
様に、離間して厚い酸化膜１０２がシリコン基板１０１
上に形成され、その厚い酸化膜１０２の下部には整合的
にｎ°型の不純物領域１０７が形成される。

このｎ°型の不純物領域１０７がメモリトランジスタの
ソース・ドレイン領域として機能することになる。しか
し、一対の厚い酸化膜１０２の間の領域では、シリコン
基板１０１は削られておらず、単に基板主面上にゲート
酸化膜１０８が形成されているだけである。第１１１目
°のポリシリコンＪＷＩ０３は、基板土面上に形成され
たゲート酸化膜１０８上から、断面方向に沿って厚い酸
化膜１０２上まで延在され、さらに他のメモリトランジ
スタのゲート酸化膜１０８上まで連続的に形成されてい
る。

次に、第４図及び第５図は第１図のＹ方向の断面であり
、第４図は厚い酸化ＭＩＯ２のところで切断した断面図
である。この断面では、ｐ型のシリコン基板１０１の表
面部分では直線状のｎ°型の不純物領域１０７上に沿っ
て厚い酸化膜１０２が形成される。この厚い酸化膜１０
２上には、それぞれ第１Ｊｉ目のポリシリコン層１０３
と第２層目のポリシリコン層１０４が交互に形成される
。

第１層目のポリシリコン層１０３の端部上には、第２層
目のポリシリコン層１０４の端部が図示しない層間絶縁
膜を介して重なっている。第５図は各メモリトランジス
タのチャンネル形ｔｃ　８１域に対応する部分の断面で
ある。この断面では、第２層目のポリシリコン層１０４
に対応する領域のシリコン基板１０１の表面が削られて
深くされる。そして、第２層目のポリシリコンＪｉ１０
４は、その深くされた溝１０９上にゲート酸化膜１０８
を介して形成される。第１層目のポリシリコン層１０３
は、基板主面に形成されたゲート酸化膜１０８上に形成
される。メモリトランジスタは、各ポリシリコン層１０
３，１０４毎に形成される。従って、第５図の断面方向
で隣接するトランジスタ同士では、チャンネル形成領域
の基板主面の高さが異なることになる。これらチャンネ
ル形成領域には、第５図に示すように、選択的にｐ型の
不純物が導入されて、不純物領域１１０，１１１が形成
される。この不純物領域１１０．１１１がチャンネ形成
ｊＪｌ域に形成されたメモリトランジスタは、ワード線
が電位が上昇することで選択された場合でもオン状態と
ならず、一対のソース・ドレイン領域となるｎ°型の不
純物領域１０７，１０７の間が導通ずることがない、一
方、ｐ型の不純物領域が形成されないメモリトランジス
タでは、一対のソース・ドレイン領域となるｎ゛型の不
純物領域１０７，１０７の間が選択時に導通する。この
動作上の差異により、プログラムしたデータを読み出す
ことができる。

このような構造の本実施例の読み出し専用メモリ装置は
、ソース・ドレイン領域となるｐ型の不純物類［１０７
が、厚い酸化膜１０２の下部に形成されているために、
高集積化が可能であり、ＲＯＭの大容量化を図ることが
できる。また、そのメモリセルの構造はＮＯＲ型となる
ことから、メモリトランジスタは共通のソースと共通の
ドレインの間に並列して形成される。このためにメモリ
セルの駆動能力は、トランジスタの数に応じて変化する
ようなことはなく、十分な駆動能力で確実且つ高速なデ
ータの読み出しが可能である。また、本実施例の読み出
し専用メモリ装置では、電極層が２層のポリシリコン層
１０３．１０４から構成され、第２層目のポリシリコン
ｊ１１０４を第１層目のポリシリコン層１０３同士の間
の領域に平行に形成することで、メモリトランジスタを
厚い酸化１１１０２の長手方向に沿って間隔をあけずに
詰めて配置することができる。このため高集積化に有利
であり、特に第１層目のポリシリコン層１０３の下部と
第２層目のポリシリコン層１０４の下部に段差を与える
ことで、確実なプログラムが可能である。

次に、本実施例の読み出し専用メモリ装置の製造方法の
一例について説明する。

まず、ソース・ドレイン領域となるｐ型の不純物領域１
２３を厚い酸化膜１２４の下部に整合的に形成する方法
について、第７図ａ〜第７図Ｃを参照しながら説明する
。

はじめに、ｐ型のシリコン基Ｆｉ１２０上にバンド酸化
膜を介してシリコン窒化膜からなる耐酸化膜１２１を形
成する。そして、その耐酸化１１１１２１上にレジスト
層１２２を塗布する０次に、このレジス）Ｊｉ１２２を
厚い酸化膜を形成すべきパターンに選択的に露光し現像
する。このパターンは、メモリセルアレイのＭ域で、互
いに平行な帯状に開口されるパターンとされる。続いて
、このようなパターンとされたレジスト層１２２を用い
て耐酸化膜１２１のパターニングを例えばＲＩＥ法等を
用いて行う０次に、第７図ａに示すように、上記レジス
ト層１２２及び耐酸化膜１２１をマスクとして、ｎ型の
不純物例えば砒素イオンを高濃度にイオン注入により打
ち込む、このイオン注入によりシリコン基板１２０の表
面には、互いに平行な帯状のパターンでｎ型の不純物領
域１２３が形成される。このｎ型の不純物領域１２３は
、通常のフィールド酸化膜の下部に形成されるチャンネ
ルストッパー領域の形成と同様に形成できるものである
。

次に、レジスト層１２２をアッシング等により除去し全
体を酸化する。この酸化によって、耐酸化膜１２１が形
成されていない領域すなわち上記ｎ型の不純物領域１２
３が形成された領域の表面には、第７図すに示すように
、厚い酸化膜（ＬＯＣＯ３）１２４が形成される。この
ように耐酸化膜１２１をマスクとして厚い酸化膜１２４
を形成することで、ｎ型の不純物領域１２３と整合的に
重なり合った厚い酸化膜１２４が得られる。

続いて、上記耐酸化膜１２１を除去し、耐酸化膜１２１
が形成されていた領域を酸化して、第７図Ｃに示すよう
に、ゲート酸化膜１２５を形成する。このゲート酸化膜
１２５は上記厚い酸化膜１２４よりも薄い膜厚を有する
。

以下、プログラムのための不純物の打ち込みや電極層の
形成等が行われる。

次に、第８図ａ〜第８図Ｃを参照しながら、これらプロ
グラムの不純物の選択的な打ち込みや電極層の形成工程
について説明する。

まず、第８図ａに示すように、シリコン基板１３０のゲ
ート酸化ＩＩ！１３１の下部に、選択的に不純物をイオ
ン注入する。このイオン注入には所要のマスク１３２が
使用され、そのマスク１３２の開口部１３４では不純物
が透過した基板表面に打ち込まれる。打ち込まれる不純
物は例えばボロン等のｐ型の不純物であり、マスク１３
２の開口部１３４は、実質的にメモリトランジスタのチ
ャンネル形成領域となる領域よりも広いものにできる。

これは前記厚い酸化膜がマスクの一部として機能するた
めであり、さらに次に説明するように、エツチングによ
って第１層目のポリシリコン層からはみ出した領域の基
板表面を削るため、広い面積でイオン注入しても問題が
生じない、なお、マスク１３２は、例えばレジスト層等
により構成される。上記不純物が打ち込まれた領域１３
３は、その閾値電圧が高い電圧とされたトランジスタの
チャンネル形ｔｃ領域となる。

次に、マスク１３２を除去し、ゲート酸化膜１３１上の
全面に、第１層目のポリシリコン層１３５を形成する。

この第１層目のポリシリコン層１３５は、厚い酸化膜の
長手方向である断面図の面内方向とは垂直な方向に互い
に平行なパターンで帯状にバターニングされる。このよ
うな第１層目のポリシリコン層１３５のパターニングの
後、第１層目のポリシリコン層１３５同士の間の領域の
ゲート酸化膜１３１を除去し、さらに露出したシリコン
基板１３０を表面からエツチングによって削って、溝１
３６を第１層目のポリシリコンＩＷＩ３５と整合的に形
成する。このエツチング時には、広めに形成された不純
物領域１３３の端部が削られる。不純物領域１３３の端
部がそのエツチングで削られることで、確実に第１層目
のポリシリコン層１３５の下部のみがプログラムされて
いることになる。

このように第１層目のポリシリコン層１３５と整合的に
溝１３６を形成した後、第８図すに示すように、選択的
に不純物を打ち込むための開口部１３８を有したマスク
１３７を形成する。この開口部１３８は、第２層目のポ
リシリコン層を形成すべき領域に選択的に窓を形成した
ものであり、開口部１３Ｂの大きさは、実際に第２層目
のポリシリコン層１３６の下部でチャンネル領域となる
領域よりも大きなものとされる。これは既に形成されて
いる第１層目のポリシリコン層１３５と厚い酸化膜がマ
スクの一部として機能するためであり、このように整合
的にプログラムが行われることで、高集積化を図った場
合でも十分なデータの書き込みが可能である。そして、
このマスク１３７を用いてｐ型の不純物例えばボロンを
イオン注入し、選択的に溝１３６にかかる領域に不純物
を打ち込む、このように不純物の打ち込まれた領域１３
９も前記領域１３３と同様に、閾値電圧の高いトランジ
スタのチャンネル形成領域として用いられる。

次に、マスク１３７を除去し、層間酸化膜及びゲート酸
化膜１４０を熱酸化等により形成する。

層間酸化膜は、第１層目のポリシリコン層１３５の表面
を被覆する。また、ゲート酸化８１４０は上記溝１３６
の側壁及び底面を酸化して形成される。このように層間
酸化膜及びゲート酸化＠、１４０を形成した後、全面に
第２層目のポリシリコン層１４１を例えばＣＶＤ法によ
り形成する。この第２層目のポリシリコン層１４１は、
上記溝１３６の側壁及び底面に沿って形成される。この
ように第２層目のポリシリコン層１４１を全面に形成し
た後、その第２層目のポリシリコン層１４１をバターニ
ングする。そのパターニングは、第２層目のポリシリコ
ン層１４１を互いに平行な帯状のパターンとするように
行われ、第２層目のポリシリコン層１４１は、第１層目
のポリシリコン層１３５同士の間に形成された溝１３６
を覆って断面方向の端部の一部が該第１層目のポリシリ
コン層１３５の端部上に層間酸化膜を介して重なるよう
なパターンとされる。第２層目のポリシリコン層１４１
を形成した後、さらに層間絶縁膜としてのシリコン酸化
膜（例えばＰＳＧ）１４２が形成され、さらにそのシリ
コン酸化膜１４２の上部にアルミニウム系配線１１４３
が所要のパターンで形成される。このアルミニウム系配
線７１１４３は、厚い酸化膜の下部のｎ゛型の不純物領
域に接続されるメインビット線或いはメインコラム線と
して機能する。以下、通常のプロセスに従い、パッシベ
ーション膜の形成等を行って読み出し専用メモリ装置を
完成する。

上述の読み出し専用メモリ装置の製造方法では、ソース
・ドレイン領域となる不純物領域１２３が厚い酸化膜１
２４の下部に形成されているために、ポリシリコン層と
整合的にプログラムのための不純物を導入してもソース
・ドレイン領域への影響がない、また、２層のポリシリ
コン層を形成し、さらに第１層目のポリシリコン層１３
５と整合的に溝１３６を形成するために、プログラムの
ための不純物を導入するマスク１３２．１３７の開口部
１３４，１３８は広めのパターンで良く、マスクの合わ
せずれに強いものとなる。また、第１層目のポリシリコ
ン層１３５と第２７１目のポリシリコン層１４１を並列
に並べ且つ薄い層間酸化膜のみを介して十分に近接して
配置させる構造とすることで、メモリセルの高密度な配
置が可能となる。

なお、上述の実施例では、電極層を２層のポリシリコン
層からなる構造としたが、これに限定されず、１層のポ
リシリコン層等からなる電極層を互いに平行に且つ厚い
酸化膜のパターンと略垂直になるように配しても良い、
また、上述の実施例では、２層目のポリシリコン層の下
部に満１３６を形成する構造としたが、プログラムのマ
スク合わせの問題が解決できれば、必ずしも溝を形成し
なくとも良い、また、電極層としては、ポリシリコン層
に限定されず、高融点金属シリサイド、ポリサイド構造
、高融点金属層等であっても良い。

また、絶Ｉｉ膜の材料も酸化膜に限定されず、窒化膜等
を組み合わせた構造にすることもできる。

〔発明の効果〕

本発明の読み出し専用メモリ装置とその製造方法では、
まず、ソース・ドレイン領域となる不純物領域が厚い絶
Ｉ！膜の下部に形成されるため、高集積化が可能であり
、この高集積化にも拘わらず、メモリセルがＮＯＲ型と
なるためにメモリセルの駆動能力を保つことができる。

また、第１．第２の電極層を用いる場合では、メモリト
ランジスタのチャンネル幅方向の高密度化が可能であり
、同時にエツチングやセルファラインを組み合わせるこ
とで、プログラムの不純物の導入を確実に行うことがで
き、集積度を向上させた場合に特に有利である。

【図面の簡単な説明】

第１図は本発明の読み出し専用メモリ装置の一例の要部
平面図、第２図は第１図のト」線断面図、第３図は第１
図のＩＩ！−１［１線断面図、第４図は第１図のＩＶ−
ＩＶ線断面図、第５図は第１図の■−Ｖ線断面図、第６
図は上記−例のメモリセルアレイの回路図である。第７
図ａ〜第７図Ｃは上記−例の製造方法の一部を説明する
ためのそれぞれ工程断面図、第８図ａ〜第８図Ｃは上記
−例の製造方法のまた他の一部を説明するためのそれぞ
れ工程断面図である。 １０１、　１２ １０２、　１２ １０３．１３ １０４、　１４ １０７、　１２ １０８、　１２ ０．１３０・・・シリコン基ヰ反 ４・・・厚い酸化膜 ５・・・第１層目のポリシリコン層 ｌ・・・第２層目のポリシリコン層 ３・・・不純物領域 ５．１３１・・・薄い酸化膜

Claims (6)

【特許請求の範囲】
1. （１）第１導電型の半導体基板の表面に互いに平行な帯
   状のパターンに形成された複数の膜厚の厚い第１の絶縁
   膜と、 それら第１の絶縁膜の下部の上記半導体基板に形成され
   た第２導電型の不純物領域と、 上記第１の絶縁膜の間の上記半導体基板の表面に形成さ
   れ該第１の絶縁膜よりも膜厚の薄い第２の絶縁膜と、 上記第２の絶縁膜上で上記第１の絶縁膜のパターンと略
   垂直な方向に延在され且つ互いに平行な複数の帯状のパ
   ターンに形成される電極層とを有し、 上記電極層の下部の上記半導体基板の表面に不純物を選
   択的に導入することでプログラムされることを特徴とす
   る読み出し専用メモリ装置。
2. （２）電極層が、第２の絶縁膜上で第１の絶縁膜のパタ
   ーンと略垂直な方向に延在され且つ互いに平行な複数の
   帯状のパターンに形成される第１の電極層と、上記第２
   の絶縁膜上の上記第１の電極層の間の領域に上記第１の
   電極層と平行な複数の帯状のパターンに各々形成される
   第２の電極層とからなり、上記第１の電極層と第２の電
   極層との間には層間絶縁膜が形成され、上記第１の電極
   層及び上記第２の電極層の下部の上記半導体基板の表面
   に不純物を選択的に導入することでプログラムされるこ
   とを特徴とする請求項（１）記載の読み出し専用メモリ
   装置。
3. （３）第２の電極層の下部の半導体基板の表面は第１の
   電極層の下部の半導体基板の表面よりも深いことを特徴
   とする請求項（２）記載の読み出し専用メモリ装置。
4. （４）第１導電型の半導体基板の表面に互いに平行な帯
   状のパターンを有する耐酸化膜を形成する工程と、 その耐酸化膜と整合的に上記半導体基板の表面に第２導
   電型の不純物を導入する工程と、 上記耐酸化膜をマスクとして上記半導体基板の表面を酸
   化して膜厚の厚い第１の酸化膜を形成する工程と、 上記耐酸化膜を上記半導体基板上から除去する工程と、 上記半導体基板の第１の酸化膜以外の領域に該第１の酸
   化膜よりも膜厚の薄い第２の酸化膜を形成する工程と、 上記第２の酸化膜上に上記第１の酸化膜のパターンと略
   垂直な方向に延在され互いに平行な複数の帯状のパター
   ンからなる電極層を形成する工程と、 上記電極層の下部の上記半導体基板に第１導電型の不純
   物を選択的に導入する工程とを有することを特徴とする
   読み出し専用メモリ装置の製造方法。
5. （５）第１導電型の半導体基板の表面に互いに平行な帯
   状のパターンを有する耐酸化膜を形成する工程と、 その耐酸化膜と整合的に上記半導体基板の表面に第２導
   電型の不純物を導入する工程と、 上記耐酸化膜をマスクとして上記半導体基板の表面を酸
   化して膜厚の厚い第１の酸化膜を形成する工程と、 上記耐酸化膜を上記半導体基板上から除去する工程と、 上記半導体基板の第１の酸化膜以外の領域に該第１の酸
   化膜よりも膜厚の薄い第２の酸化膜を形成する工程と、 上記第２の酸化膜上に上記第１の酸化膜のパターンと略
   垂直な方向に延在され互いに平行な複数の帯状のパター
   ンからなる第１の電極層を形成する工程と、 それら第１の電極層を各々被覆する層間絶縁膜を形成す
   る工程と、 上記第１の電極層の間の上記第２の酸化膜上に上記第１
   の電極層と平行な帯状のパターンからなる第２の電極層
   を各々形成する工程と、 上記第１の電極層及び上記第２の電極層の下部の上記半
   導体基板に第１導電型の不純物を選択的に導入する工程
   とを有することを特徴とする読み出し専用メモリ装置の
   製造方法。
6. （６）第１導電型の半導体基板の表面に互いに平行な帯
   状のパターンを有する耐酸化膜を形成する工程と、 その耐酸化膜と整合的に上記半導体基板の表面に第２導
   電型の不純物を導入する工程と、 上記耐酸化膜をマスクとして上記半導体基板の表面を酸
   化して膜厚の厚い第１の酸化膜を形成する工程と、 上記耐酸化膜を上記半導体基板上から除去する工程と、 上記半導体基板の第１の酸化膜以外の領域に該第１の酸
   化膜よりも膜厚の薄い第２の酸化膜を形成する工程と、 第１の電極層を形成すべき上記半導体基板の表面に選択
   的に第１導電型の不純物を導入する工程と、 上記第２の酸化膜上に上記第１の酸化膜のパターンと略
   垂直な方向に延在され互いに平行な帯状のパターンから
   なる複数の第１の電極層を形成する工程と、 上記第１の電極層と整合的に上記第２の酸化膜及び上記
   半導体基板をエッチングする工程と、そのエッチングさ
   れた半導体基板の表面に選択的に第１導電型の不純物を
   導入する工程と、上記エッチングされた半導体基板の表
   面及び上記第１の電極層との間にそれぞれ第２の酸化膜
   を介して上記第１の電極層と平行した帯状のパターンか
   らなる第２の電極層をそれぞれ形成する工程とを有する
   ことを特徴とする読み出し専用メモリ装置の製造方法。