JPS6066862A - 縦型ｍｏｓｆｅｔの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関するものである。

従来例のＩ’ｆｌｆ成とその問題点 近年、縦型ｎｕ　ＯＳ　Ｆ　Ｅ　Ｔは、　′ＩＩＪ：力
川として用いられ始めている。その中でも一１中拡散型
Ｈｉｔ型ＭＯ８Ｆ　Ｅ　Ｔ　（似ドＶＤＭＯ８ＦＥＴと
記す。）ｄ゛、最も多く製造されてきている。。

第１図に従来のｎチャンネルＶＤＭＯ３ＦＥＴの断面（
黄造を示す。

こ（７）ＶＤＭＯ３ＦＥＴ！−、ｊ、電流１ｔよ１・部
ルフィン１よりハックゲート層３の１１°ｌ′ｌ方向拡
１°１りＣ（よ−、て形成さｈたチャイルを通って上部
ソ　−ス４−流、７１−る。。

また逆バイアス１１．１には、ｎ−）・、ノア層２１＋
姓二ノ：Ｕ乏層が拡がり、印加さｈ−た電１１を支える
３、ソース重積く７はバノククー１一層３と同型（ｉ＞
になるように基板を蝕刻し、同蝕刻部に電気的接続を行
なう場合が多い。しかしながら、蝕刻する場合、１ｒｌ
ｔ　刊の制御が幡しくソー７３を完全にＬ’ｆ　Ｍｎす
る１１を１１４°′１″□として蝕刻すると、しばしば
ハックゲート層３を必彎口、−にに蝕刻する事があり、
ソース・１ルイン間のリーク１゛ｈ流が生じるようにな
る場合がある。

」だ、この上うなオーハーエノチンクの影ン」′を受け
ない」：うに、予め深＜：’：＋４儂曳のノペ、クゲ−
１・層３４−形成しておく場合は、マスク合わぜの１−
利“数がへ゛；１加する。、尚、第１図において、５ｖ
、１−酸化ｊ模、６はゲ−１・電（１”ｇｊである。

発明の目的 本発明は、−」二記欠点に鑑み、■１−稈数をハ〆１１
すことなく拡ｉ！＋を行なう前に高濃度領域を形１＋７
することのできる一′ｌ′嗜１」・装置の製造方法を提
供するものでλりる。

発明の１．１．１７成 この目的を達するため５本発明＆：ＩＩＪ１，１．４二
つだ二重のｔル膜を選択的にエツチングする中によって
、高ｌ農曵ハ、クゲ　１一層ろ　−１ｃ４１７言１父が
？１）１′ゎノするＩ）１■に１″め自己１１ｉ−今的
ｌ／ｉ７１臼」し、する１＋１．にそなえ−ｃい７もの
で、１りる。

実加例の説明 以下、本発明の一実施例Ｖこついて１ソ１面を：在ＪＪ
ｌｌシながら説明する。第２図は本発明の−・実加Ｊ例
の１程を示す図である。

４ず、ｎ　／ｎ”−エビタ”’ン７／ｌｚンリニＪン、
１１’、１１’＋　１　。

１２に酸化膜１３を１００〇八成１、させ、ホリシリコ
ン膜１４を４０００人減圧ＣＶＤを用いて成長させ、リ
ンをボリンリ：１ン月つ１１４に１広１゛１＋さ一１Ｆ
／こ後、Ｓｉ　５Ｎ１１膜１６を減１（−ＸＣＶ　Ｄ法
Ｋ　ヨ＝）１２０００人成長させる（第２図（２Ｌ））
。次にＳｉ　３Ｎ　４膜１６゜ポリシリコン膜１４．酸
化膜１３を連にう１、して、例えば反応性イオンエツチ
ングを用いて工、チングし、ボ（］ンを例えばＩＸＩＱ
’５Ｉ−ズ、　１ｏｏｘｅｙてイオン注入し、アニール
、拡１１りして拡１１９層１６を形成する（５＜２図（
ｂ））□、この成・、ボリシリニ１ン膜１４のみを例え
は（、ｒ、１１ｏ　Ｏ”Ｃのコー、チレンシアミンｔイ
タでエツチングする（：ｉ：２図（Ｃ））。

そして、５ｉｓＮ４膜１６４熱リン酸Ａ、（、で除去し
、例えばボロンを７Ｘ１０”　ｌ’−、ｙ、、１００Ｋ
ｅＶてイオン注入する４ＪｌでＰ型１゛、クゲ−１・層
１γ６形成し、ヒ素を例えば２Ｘ１０１５，４０ＫｅＶ
て４３７７１人してソース領域１８を形成し、酸化膜１
３を」１（板の露出部」−に１０００人程度成１夏さぜ
る（第２図（ｄ））。

Ｐ−＋−拡１）タ層１７Ｊ−Ｊ開孔部を形成し１反応性
イオンエツチング法等を用いてソース領域１８を貫夏山
する捷でエツチングし、同開化部にＡｄ等をスパソタリ
ンクレこより形成し、ｎ領１或１８とＰ″−領域十 １７に同１１４．に′山気的１８続を行なう（４１，２
図（ｅ））。

以Ｊ二１．Ｊ）　Ｊ二重）　Ｋ　Ｌ、　テＰｉｌＩ戊さ
れたＶＤＭＯ８ＦＥＴは占（板そのものをエツチングす
る小でソース領域１８とハノククー１−領域１７が同ｕ
、ｌ＋（／こ電気的接続がなさｉｌでいる１、この場合
の基板のコーノチングは多少深めにエツチングした場合
でもＰ−１一層１γがあるためｌ゛レイン側電気的う１
．〕絡を起こさない。

寸た５ソースおよびハックゲート層は一枚のマスクで自
己整合的に形成されているために二１程数をＪ１占力１
１さぜることがない。

尚、木′天施例ｆｄ　ｎ　４−　ヤネｚｙＶＤＭＯ５Ｆ
ＥＴについて述べたものであるが、同様に縦型ＶＭＯ３
Ｆ　Ｅ　Ｔ−（〕〕Ｐ−／−ヤ不／ｌ／ＶＤ　ＭＯＳ　
Ｆ　Ｅ　Ｔｌ／（ツいテ０同様のことが言えるのｉ、ｌ
：　古う寸でもない。

発明の効果 以上のように本発明は、二わ１１の薄膜を選択的にエツ
チングすることによって、ハックゲート層を二重拡散を
行う前に自己整合的に形成する王（“τ゛奮そなえてお
り、二！−程数を増加させることなくソースとドレイン
との短絡を避けることができる。

【図面の簡単な説明】

第１図は従来のＶＤＭＯ８ＦＥＴの断面図、第２図（ａ
）〜（ｅ）は本発明に係る実施例のＩ′、稈断面図であ
る。 １１°゛・・ｎ十層（１−゛レイン領域）、１２・・・
・−・ｎ−エビクギシャル層（バ・ノファ（Ｋｉ域）　
、　１３・・°酸化膜、１４−−−１ξ′リンリニｌン
Ｉ１１；’！　（クーＥ　’＋１ｆｆｌｉ’ｙ＜）、１
５・・・・・Ｓｉ３旧膜、１６・　・・Ｐ−１−拡散層
、１７・、、、Ｐ型１曽（バツフアーｌ−／ｌｉｊ’！
　’或）　、　１ｓ−・ｎ”　層（７−ス領Ｖ　）、１
９・・・・・・Ａａ電Ｉ、＋ＩＬ（ソース化１ｉ’４　
）。 代理人の氏名　弁理士　中　尾　敏　男　ｔｌ−か１名
派　映 ０　−づ　句 ＋７　＋′　Ｑ

Claims (1)

1. 【特許請求の範囲】 ・導電型の下導体７．（板−１−に酸化膜、導電膜およ
   び絶縁膜を順次形成する工程と、前記酸化膜、導電膜お
   よび絶縁膜に第１の開化部を穿設する１−稈と、前記第
   １の開孔部を通して前記゛Ｉ′導体）、（板と１ｙ苅導
   市５型の不純物を導入して第１の征１域を形成する−１
   ．（“ｆ“と、前記導電１漠をサイ１゛エノー／−Ｌ、
   て前記導電、膜の第２の開化部の径を前記第１の領域の
   ｉドよりも太きぐする−１−、　＋′、′と、前記絶縁
   膜を・除去する１稈と、前記・１．２の開孔部全曲して
   ［）１■記゛１７．ｊ与体」１（板と反〉・１導電型の
   イ・練物を導入してａｌ、２の領域をＪ旧＋　ｋする１
   ４゛１”と、ＩｊｉＪ記丁導体括板と同一導電型のイ＜
   　、１１１ｉ物を導入して第３の領域を前記第２のＩ１
   １″１域内に形成する王イ′１°と、１）ＩＩ記第３の
   領域をＵｒ　ｉ＋Ｊ４１−て前記り１，２の領域ＶＣ達
   する第３の開孔部を形成する」。 稈と、前記第３の開孔！′ζ１〜に電極を形成するｌ稈
   と６含むことを特徴とする゛ｒ導体装置の製造方法。