JPH01259624A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
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- JPH01259624A JPH01259624A JP8774988A JP8774988A JPH01259624A JP H01259624 A JPH01259624 A JP H01259624A JP 8774988 A JP8774988 A JP 8774988A JP 8774988 A JP8774988 A JP 8774988A JP H01259624 A JPH01259624 A JP H01259624A
- Authority
- JP
- Japan
- Prior art keywords
- output
- logical operation
- array
- clock signal
- result
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プログラムに従って内部相互を結合させた
多数のゲート回路を有するプログラマブルロジックアレ
イ（以下、ＰＬＡとも略称する）に関し、さらに詳しく
は、簡単な構成によって順序回路を実現し得るようにし
たプログラマブルロジックアレイの改良に係るものであ
る。
多数のゲート回路を有するプログラマブルロジックアレ
イ（以下、ＰＬＡとも略称する）に関し、さらに詳しく
は、簡単な構成によって順序回路を実現し得るようにし
たプログラマブルロジックアレイの改良に係るものであ
る。
（従来の技術）
従来例によるこの種のＰＬＡの概要構成を第２図に示す
。
。
すなわち、この第２図に示す従来例装置の構成おいて、
符号ｌはクロック信号ＣＬＫの入力端子、２は出力制御
信号ＯＥの入力端子、３は論理回路である。
符号ｌはクロック信号ＣＬＫの入力端子、２は出力制御
信号ＯＥの入力端子、３は論理回路である。
また、八、〜ＡＩＩＩは入力データＩＮ、〜ＩＮ、の入
力端子、Ｂ１−Ｂ１は出力データＯＵＴ、〜０ＩＩＴ、
の出力端子であり、それぞれに前記出力制御信号叶によ
って、出力状態かフローティング状態かメ決定され、Ｅ
。
力端子、Ｂ１−Ｂ１は出力データＯＵＴ、〜０ＩＩＴ、
の出力端子であり、それぞれに前記出力制御信号叶によ
って、出力状態かフローティング状態かメ決定され、Ｅ
。
〜Ｅ、はＤフリップフロップであって、前記クロック信
号ＣＬにが入力される。
号ＣＬにが入力される。
さらに、Ｘ、〜ｘ１．およびＹ１〜Ｙ、はプログラム可
能なアレイフィールドを構成するそれぞれに信号線であ
って、信号線Ｙ、−Ｙ、、は入力端子Ａ１〜Ａ、から入
力された入力データ、およびＤフリップ７０ツブＩＥＩ
〜Ｅｎからのフィードバック信号によって構成されるア
レイフィールドへの入力線となり、信号線Ｘ、〜Ｘ０は
積項線となる。そして、これらの信号線×１〜Ｘ、と信
号線Ｙ、〜Ｙ８、との交点がプログラム可能な部分てあ
って、この交点を接続するか否かによって、プログラム
を所期通りに構成でき、入力線としての信号線Ｙ１〜Ｙ
ｏのうち、積項線としての信号線ｘ１〜ｘ、Ｓに接続さ
れた信号だけのＡＮＤ結果が、ＯＲゲートｃ＋〜Ｃｎに
入力されるようになっている。
能なアレイフィールドを構成するそれぞれに信号線であ
って、信号線Ｙ、−Ｙ、、は入力端子Ａ１〜Ａ、から入
力された入力データ、およびＤフリップ７０ツブＩＥＩ
〜Ｅｎからのフィードバック信号によって構成されるア
レイフィールドへの入力線となり、信号線Ｘ、〜Ｘ０は
積項線となる。そして、これらの信号線×１〜Ｘ、と信
号線Ｙ、〜Ｙ８、との交点がプログラム可能な部分てあ
って、この交点を接続するか否かによって、プログラム
を所期通りに構成でき、入力線としての信号線Ｙ１〜Ｙ
ｏのうち、積項線としての信号線ｘ１〜ｘ、Ｓに接続さ
れた信号だけのＡＮＤ結果が、ＯＲゲートｃ＋〜Ｃｎに
入力されるようになっている。
なお、この場合、ｎ１記ＯＲゲートＣ＋〜Ｃｎに入力さ
れる積項線としての信号線は、それぞれに８木づ〜であ
って固定されており、また、ＤフリップフロップＥ１〜
Ｅ、の出力は、出力バッファＤ、−Ｄｏを介して出力端
子ｎ１〜Ｂｎから出力される。
れる積項線としての信号線は、それぞれに８木づ〜であ
って固定されており、また、ＤフリップフロップＥ１〜
Ｅ、の出力は、出力バッファＤ、−Ｄｏを介して出力端
子ｎ１〜Ｂｎから出力される。
しかして、前記従来例による装置構成の場合にあって、
クロック信号ＣＬにに同期して状態が遷移する順序回路
は、次のクロック信号ＣＬにでの状態を、現在の状態と
入力データとにつき、何らかの論理演算を定義すること
で実現させるようにしている。
クロック信号ＣＬにに同期して状態が遷移する順序回路
は、次のクロック信号ＣＬにでの状態を、現在の状態と
入力データとにつき、何らかの論理演算を定義すること
で実現させるようにしている。
つまり、前記ＰＬＡにおいては、現在の状態を表わして
いるＤフリップフロップＥ、−Ｅｎの出力と入力データ
とについて、アレイフィールド、およびＯＲゲートｃ＋
〜Ｃｏによって論理演算を行ない、それを次のクロック
信号ＣＬにでの状態としてＤフリップフロップ１ミ、〜
Ｅｎに入力すればよいわけであり、この場合、アレイフ
ィールドをプログラムして、論理演算の種類を換えるこ
とで、さまざまな種類の順序回路を構成し得るのである
。
いるＤフリップフロップＥ、−Ｅｎの出力と入力データ
とについて、アレイフィールド、およびＯＲゲートｃ＋
〜Ｃｏによって論理演算を行ない、それを次のクロック
信号ＣＬにでの状態としてＤフリップフロップ１ミ、〜
Ｅｎに入力すればよいわけであり、この場合、アレイフ
ィールドをプログラムして、論理演算の種類を換えるこ
とで、さまざまな種類の順序回路を構成し得るのである
。
ところで、一般に順序回路は、第３図に示すように、あ
る元の状態を数クロックの間、保持し、その後、別の状
態に移るような回路を構成させ、同タイミングによる信
号波形を出力することが多い。そしてこの場合、前記Ｐ
ＬＡでは、全てのＤフリップフロップＥ１〜Ｅ、の入力
に、アレイフィールドの出力が接続されているので、ク
ロック信号ＣＬＫをカウントした後に、入力信号をして
出力信号に再現させるためには、前記Ｄフリップフロッ
プＥ、〜Ｅｏとアレイフィールドとによってシフトレジ
スタを構成する必要がある。
る元の状態を数クロックの間、保持し、その後、別の状
態に移るような回路を構成させ、同タイミングによる信
号波形を出力することが多い。そしてこの場合、前記Ｐ
ＬＡでは、全てのＤフリップフロップＥ１〜Ｅ、の入力
に、アレイフィールドの出力が接続されているので、ク
ロック信号ＣＬＫをカウントした後に、入力信号をして
出力信号に再現させるためには、前記Ｄフリップフロッ
プＥ、〜Ｅｏとアレイフィールドとによってシフトレジ
スタを構成する必要がある。
すなわち１例えば、ある入力信号を４クロツク後に出力
信号に再現させる場合、ＤフリップフロップＥ、−Ｅｎ
とアレイフィールドとによって４ビツトのシフトレジス
タを構成するように、このアレイフィールドをプログラ
ムすればよく、この構成によってシフトレジスタは、ク
ロック信号ＣＬにを４クロック分だけ検出した後に、そ
の入力信号を出力信号として再現できるのである。
信号に再現させる場合、ＤフリップフロップＥ、−Ｅｎ
とアレイフィールドとによって４ビツトのシフトレジス
タを構成するように、このアレイフィールドをプログラ
ムすればよく、この構成によってシフトレジスタは、ク
ロック信号ＣＬにを４クロック分だけ検出した後に、そ
の入力信号を出力信号として再現できるのである。
しかし、一方でこの場合、これらのフリップフロップＥ
、−Ｅ、、においては、単にクロック信号Ｃ１，にをカ
ウントすれば足りるもので、このために同フリップフロ
ップＥ１〜Ｅ１１の入力は、それぞれに与えられている
８木の積項線のうちの１本をフィードバック用に必要と
するのみで、他の７本の積項線を必要としない、つまり
使用しなくてよいことになる。
、−Ｅ、、においては、単にクロック信号Ｃ１，にをカ
ウントすれば足りるもので、このために同フリップフロ
ップＥ１〜Ｅ１１の入力は、それぞれに与えられている
８木の積項線のうちの１本をフィードバック用に必要と
するのみで、他の７本の積項線を必要としない、つまり
使用しなくてよいことになる。
前記したように、従来例によるＰＬＡにおいては、順序
回路を構成させる場合、ゲート回路の一部を利用してシ
フトレジスタを得るようにしなければならず、同ゲート
回路での他の信号線を活用できなくなって無駄を生ずる
と云う不利がある。
回路を構成させる場合、ゲート回路の一部を利用してシ
フトレジスタを得るようにしなければならず、同ゲート
回路での他の信号線を活用できなくなって無駄を生ずる
と云う不利がある。
つまり、このことは、これを換言するとき、所期の順序
回路を得るためには、相対的に大きなアレイフィールド
を必要とし、小さなアレイフィールドによっては、所期
通りの複雑な順序回路を構成できないと云う問題点があ
る。
回路を得るためには、相対的に大きなアレイフィールド
を必要とし、小さなアレイフィールドによっては、所期
通りの複雑な順序回路を構成できないと云う問題点があ
る。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、アレイフィ
ールドの構成を改善することによって、小さなアレイフ
ィールドによっても、必要とする所期の順序回路を比較
的簡単に構成し得るようにした。この種のプログラマブ
ルロジックアレイを提供することである。
なされたもので、その目的とするところは、アレイフィ
ールドの構成を改善することによって、小さなアレイフ
ィールドによっても、必要とする所期の順序回路を比較
的簡単に構成し得るようにした。この種のプログラマブ
ルロジックアレイを提供することである。
前記目的を達成するために、この発明に係るプログラマ
ブルロジックアレイは、アレイフィールド内にあって、
入力データに対応して論理４１（算を行ない、かつその
演算結果をクロック信号に同期して出力信号に再現させ
るシフトレジスタを構成させたものである。
ブルロジックアレイは、アレイフィールド内にあって、
入力データに対応して論理４１（算を行ない、かつその
演算結果をクロック信号に同期して出力信号に再現させ
るシフトレジスタを構成させたものである。
すなわち、゛この発明は、プログラムに従って内部相互
を結合させた多数のゲート回路を有するプログラマブル
ロジックアレイにおいて、入力データに対応して論理演
算を行なう論理回路と、前記論理演算の結果をクロック
信号に同期して出力するフリップフロップと、前記クロ
ック信号を数クロック分カウントした後に、前記論理演
算の結果を出力に再現する専用のシフトレジスタとを、
少なくとも備えたことを特徴とするプログラマブルロジ
ックアレイである。
を結合させた多数のゲート回路を有するプログラマブル
ロジックアレイにおいて、入力データに対応して論理演
算を行なう論理回路と、前記論理演算の結果をクロック
信号に同期して出力するフリップフロップと、前記クロ
ック信号を数クロック分カウントした後に、前記論理演
算の結果を出力に再現する専用のシフトレジスタとを、
少なくとも備えたことを特徴とするプログラマブルロジ
ックアレイである。
従って、この発明においては、アレイフィールド内にあ
って、入力データに対応して論理演算を行ない、かつそ
の演算結果をクロック信号に同期して出力信号に再現さ
せるシフトレジスタを設けであるために、アレイフィー
ルドでの信号線の無駄がなくなり、その有効な活用が可
能になる。
って、入力データに対応して論理演算を行ない、かつそ
の演算結果をクロック信号に同期して出力信号に再現さ
せるシフトレジスタを設けであるために、アレイフィー
ルドでの信号線の無駄がなくなり、その有効な活用が可
能になる。
以下、この発明に係るプログラマブルロジックアレイの
一実施例につき、第１図を参照して詳細に説明する。
一実施例につき、第１図を参照して詳細に説明する。
第１図はこの実施例を適用したプログラマブルロジック
アレイの概要構成を示す回路接続図であり、この第１図
実施例構成において、前記第２図従来例構成と同一符号
は同一または相当部分を表わしている。
アレイの概要構成を示す回路接続図であり、この第１図
実施例構成において、前記第２図従来例構成と同一符号
は同一または相当部分を表わしている。
すなわち、この第１図実施例においても、符号１はクロ
ック信号ＣＬＫの入力端子、２は出力制御信号０［ｉの
入力端子であり、３はプログラムによって論理指定可能
なゲートアレイを有する論理回路である。
ック信号ＣＬＫの入力端子、２は出力制御信号０［ｉの
入力端子であり、３はプログラムによって論理指定可能
なゲートアレイを有する論理回路である。
また、Ｌ〜Ａｌｌは入力データ ＩＮ、〜ＩＮｎの入力
端子、８１〜Ｂ、は出力データＯＵＴ＋〜ＯＵＴ、の出
力端子であり、Ｘ、〜ｘ１は積項線となる信号線、Ｙ１
〜Ｙｎは入力線となる信号線である。
端子、８１〜Ｂ、は出力データＯＵＴ＋〜ＯＵＴ、の出
力端子であり、Ｘ、〜ｘ１は積項線となる信号線、Ｙ１
〜Ｙｎは入力線となる信号線である。
さらに、Ｅ、−Ｅ、はＤフリップフロップ、Ｆ、は前記
クロック信号をカウントし、演算結果を遅延させて出力
する専用のシフトレジスタであって、この場合、その入
力側がＯＲゲートＣ２の出力と接続されており、その演
算結果を遅延させた出力は、アレイフィールドにフィー
ドバックされ、入力線Ｚｌ、Ｚ２．・・・・・・、Ｌｋ
に接続されている。
クロック信号をカウントし、演算結果を遅延させて出力
する専用のシフトレジスタであって、この場合、その入
力側がＯＲゲートＣ２の出力と接続されており、その演
算結果を遅延させた出力は、アレイフィールドにフィー
ドバックされ、入力線Ｚｌ、Ｚ２．・・・・・・、Ｌｋ
に接続されている。
しかして、−数的なＰＬＡの動作については、既によく
知られているところであるから、この場合、省略するが
、論理回路３においては、入力端子へ１〜八、１から入
力される入力データ ＩＮ、〜ＩＮｏに対応して論理演
算が行なわれ、その論理演算された結果が、Ｄフリップ
フロップ［Ｅ、〜Ｅｎから、クロック信号Ｃｔ、にに同
門して、出力バッファＤ、−Ｄｎを介した上で、出力デ
ータＯＵＴ、〜ｏｕＴ、として、出力端子Ｂ、〜１１ｎ
に出力される。
知られているところであるから、この場合、省略するが
、論理回路３においては、入力端子へ１〜八、１から入
力される入力データ ＩＮ、〜ＩＮｏに対応して論理演
算が行なわれ、その論理演算された結果が、Ｄフリップ
フロップ［Ｅ、〜Ｅｎから、クロック信号Ｃｔ、にに同
門して、出力バッファＤ、−Ｄｎを介した上で、出力デ
ータＯＵＴ、〜ｏｕＴ、として、出力端子Ｂ、〜１１ｎ
に出力される。
こメで、前記した第３図のタイミングチャートに示され
ているように、ある元の状態とそれを数クロックだけ遅
延させた同じ波形信号を発生させる必要のあるときには
、先にも述べたように、Ｄフリップフロップ１ミ、〜Ｆ
、ｎの何れかによってその信号が出力され、かつ同出力
はまたアレイフィールドにフィードバックされる。
ているように、ある元の状態とそれを数クロックだけ遅
延させた同じ波形信号を発生させる必要のあるときには
、先にも述べたように、Ｄフリップフロップ１ミ、〜Ｆ
、ｎの何れかによってその信号が出力され、かつ同出力
はまたアレイフィールドにフィードバックされる。
従って、この場合には、図示したように、例えば、ＯＲ
ゲートＣ２への入力に関係したアレイフィールドをプロ
グラムして入力ゲートを構成させておき、かつそのゲー
トをオーブン状態に保持させることによって、シフトレ
ジスタＦ１からの出力が得られる。そして、これらの信
号は、アレイフィールドにフィードバックされるから、
このアレイフィールドをプログラムして、これらの信号
の論理演算回路を構成させるようにすれば、こＳに必要
とする順序回路を実現し得るのであり、こ＼では、イ言
号遅延のため、特にアレイフィールド自体を利用してい
ないので、前記第２図に示す従来例でのＰＬＡの場合と
は異なって、アレイフィールド内での信号線の無駄が解
消され、相対的に比較的小さいアレイフィールドによっ
て、必要とする所期の複雑な論理回路の実現が可能にな
るのである。
ゲートＣ２への入力に関係したアレイフィールドをプロ
グラムして入力ゲートを構成させておき、かつそのゲー
トをオーブン状態に保持させることによって、シフトレ
ジスタＦ１からの出力が得られる。そして、これらの信
号は、アレイフィールドにフィードバックされるから、
このアレイフィールドをプログラムして、これらの信号
の論理演算回路を構成させるようにすれば、こＳに必要
とする順序回路を実現し得るのであり、こ＼では、イ言
号遅延のため、特にアレイフィールド自体を利用してい
ないので、前記第２図に示す従来例でのＰＬＡの場合と
は異なって、アレイフィールド内での信号線の無駄が解
消され、相対的に比較的小さいアレイフィールドによっ
て、必要とする所期の複雑な論理回路の実現が可能にな
るのである。
しかして、この実施例構成によるＰＬＡの場合には、勿
論、従来例構成によるＰＬＡの場合に比較するとき、１
個のシフトレジスタ分だけのハードウェアの追加を必要
としてはいるが、こ＼で、仮にこれらの両者で同じ順序
回路を構成させたとすると、信号遅延のために、従来の
ＰＬＡでは、数個のＤフリップフロップとその入力とな
るアレイフィールドを必要として、前記のような信号線
の無駄を生ずるが、この実施例でのＰＬＡによれば、追
加された１個のシフトレジスタとその入力信号を得るた
めのアレイフィールドの一部を利用するのみであって、
同アレイフィールド自体に信号線などの無駄を生ずるこ
とがない。
論、従来例構成によるＰＬＡの場合に比較するとき、１
個のシフトレジスタ分だけのハードウェアの追加を必要
としてはいるが、こ＼で、仮にこれらの両者で同じ順序
回路を構成させたとすると、信号遅延のために、従来の
ＰＬＡでは、数個のＤフリップフロップとその入力とな
るアレイフィールドを必要として、前記のような信号線
の無駄を生ずるが、この実施例でのＰＬＡによれば、追
加された１個のシフトレジスタとその入力信号を得るた
めのアレイフィールドの一部を利用するのみであって、
同アレイフィールド自体に信号線などの無駄を生ずるこ
とがない。
従って、こ＼では、従来のＰＬＡで費やされるＤフリッ
プフロップとアレイフィールドとを他の目的に活用でき
るか、あるいは、これらのＤフリップフロップとアレイ
フィールドとの数個少ないＰＬＡを製作しておけば、よ
り小さいハードウェアによって、同一の回路構成が得ら
れるものであり、特に−数的なＰＬＡにおいては、素子
に占めるアレイフィールドの面積率が比較的大きいこと
が知られており、この比率を節約できることの価値は極
めて大である。
プフロップとアレイフィールドとを他の目的に活用でき
るか、あるいは、これらのＤフリップフロップとアレイ
フィールドとの数個少ないＰＬＡを製作しておけば、よ
り小さいハードウェアによって、同一の回路構成が得ら
れるものであり、特に−数的なＰＬＡにおいては、素子
に占めるアレイフィールドの面積率が比較的大きいこと
が知られており、この比率を節約できることの価値は極
めて大である。
以上詳述したように、この発明によれば、プロダラムに
従って内部相互を結合させた多数のゲート回路を有する
プログラマブルロジックアレイにおいて、少なくとも、
入力データに対応して論理演算を行なう論理回路、論理
演算の結果をクロック信号に同期して出力するフリップ
フロップ、およびクロック信号を数クロック分カウント
した後に、論理演算の結果を出力に再現する専用のシフ
トレジスタを設けて構成したから、アレイフィールドで
の信号線の無駄が解消され、相対的に比較的小さいアレ
イフィールドによって、必要とする所期の複雑な論理回
路を簡単かつ容易に得られるものである。
従って内部相互を結合させた多数のゲート回路を有する
プログラマブルロジックアレイにおいて、少なくとも、
入力データに対応して論理演算を行なう論理回路、論理
演算の結果をクロック信号に同期して出力するフリップ
フロップ、およびクロック信号を数クロック分カウント
した後に、論理演算の結果を出力に再現する専用のシフ
トレジスタを設けて構成したから、アレイフィールドで
の信号線の無駄が解消され、相対的に比較的小さいアレ
イフィールドによって、必要とする所期の複雑な論理回
路を簡単かつ容易に得られるものである。
第１図はこの発明の一実施例を適用したプログラマブル
ロジックアレイの概要構成を示す回路接続図であり、ま
た、第２図は従来例による同上プログラマブルロジック
アレイの概要構成を示す回路接続図、第３図は同上ある
信号を数クロック分だけ遅延させる場合のクロック信号
に対する信号波形を示すタイミングチャートである。 １・・・・クロック信号の入力端子、２・・・・出力制
御信号の入力端子、３・・・・プログラムによって論理
指定可能なゲートアレイを有する論理回路。 酪〜Ａｏ・・・・入力データの入力端子、８１〜Ｂｏ・
・・・出力データの出力端子、ＣＬに・・・・クロック
信号、ＯＥ・・・・出力制御信号。 Ｘ、〜Ｘ、・・・・積項線となる信号線、Ｙ１〜Ｙｎ・
・・・入力線となる信号線、 ＩＮ、−ＩＮ、・・・・
入力データ、ＯＵＴ、 〜ＯＵＴ、、−−−−出力デー
タ、Ｅ、−Ｅｎ−−−−Ｄフリップフロップ、Ｆ、・・
・・シフトレジスタ、ｚＩＮ７．ｋ・・・・入力線。
ロジックアレイの概要構成を示す回路接続図であり、ま
た、第２図は従来例による同上プログラマブルロジック
アレイの概要構成を示す回路接続図、第３図は同上ある
信号を数クロック分だけ遅延させる場合のクロック信号
に対する信号波形を示すタイミングチャートである。 １・・・・クロック信号の入力端子、２・・・・出力制
御信号の入力端子、３・・・・プログラムによって論理
指定可能なゲートアレイを有する論理回路。 酪〜Ａｏ・・・・入力データの入力端子、８１〜Ｂｏ・
・・・出力データの出力端子、ＣＬに・・・・クロック
信号、ＯＥ・・・・出力制御信号。 Ｘ、〜Ｘ、・・・・積項線となる信号線、Ｙ１〜Ｙｎ・
・・・入力線となる信号線、 ＩＮ、−ＩＮ、・・・・
入力データ、ＯＵＴ、 〜ＯＵＴ、、−−−−出力デー
タ、Ｅ、−Ｅｎ−−−−Ｄフリップフロップ、Ｆ、・・
・・シフトレジスタ、ｚＩＮ７．ｋ・・・・入力線。
Claims (1)
- プログラムに従つて内部相互を結合させた多数のゲート
回路を有するプログラマブルロジックアレイにおいて、
入力データに対応して論理演算を行なう論理回路と、前
記論理演算の結果をクロック信号に同期して出力するフ
リップフロップと、前記クロック信号を数クロック分カ
ウントした後に、前記論理演算の結果を出力に再現する
専用のシフトレジスタとを、少なくとも備えたことを特
徴とするプログラマブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8774988A JPH01259624A (ja) | 1988-04-08 | 1988-04-08 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8774988A JPH01259624A (ja) | 1988-04-08 | 1988-04-08 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259624A true JPH01259624A (ja) | 1989-10-17 |
Family
ID=13923583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8774988A Pending JPH01259624A (ja) | 1988-04-08 | 1988-04-08 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259624A (ja) |
-
1988
- 1988-04-08 JP JP8774988A patent/JPH01259624A/ja active Pending
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