JPS6020633A - 同期式論理回路 - Google Patents
同期式論理回路Info
- Publication number
- JPS6020633A JPS6020633A JP58128806A JP12880683A JPS6020633A JP S6020633 A JPS6020633 A JP S6020633A JP 58128806 A JP58128806 A JP 58128806A JP 12880683 A JP12880683 A JP 12880683A JP S6020633 A JPS6020633 A JP S6020633A
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- JP
- Japan
- Prior art keywords
- circuit
- logic
- output
- clock signal
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は同期式論理回路の改良に関する。特に消費電力
を減少し、構成素子数を減少する改良に関する。
を減少し、構成素子数を減少する改良に関する。
（２）技術の背景
論理回路には信号の授受を同期的になす同期式と、信号
の授受が必ずしも同期的になされない非同期式とがある
。クロック動作の同期式論理回路はその１例を第１図に
示すように入力側レジスタ２と出力側レジスタ３との間
に論理機能を有する論理ゲート１が挟まれた構成とされ
、双方のレジスタ２．３とも同一のクロック信号によっ
て動作させられることが一般である。
の授受が必ずしも同期的になされない非同期式とがある
。クロック動作の同期式論理回路はその１例を第１図に
示すように入力側レジスタ２と出力側レジスタ３との間
に論理機能を有する論理ゲート１が挟まれた構成とされ
、双方のレジスタ２．３とも同一のクロック信号によっ
て動作させられることが一般である。
（３）従来技術と問題点
論理ゲートの簡単な１例を第２図に示す。図より明らか
なように、第１の信号Ａと第２の信号Ｂとの２個の信号
がＮＯＲ回路４に入力され、その出力と第３の信号Ｃと
がＮＡＮＤ回路５に出力され、その出力がインバータ６
に出力されている。
なように、第１の信号Ａと第２の信号Ｂとの２個の信号
がＮＯＲ回路４に入力され、その出力と第３の信号Ｃと
がＮＡＮＤ回路５に出力され、その出力がインバータ６
に出力されている。
この論理ゲート回路をＮチャンネル型ＭＯ３−Ｅ／Ｄゲ
ートを用いて実現した例を第３図に示す。図において、
４１．４２はエンハンスメント型トランジスタで第１の
信号Ａと第２の信号Ｂを人力されてドライバとして機能
する。５１と５２とはエンハンスメント型トランジスタ
で、それぞれ、ノード８の信号と第３の信号Ｃを入力さ
れてドライバとして機能する。６１もエンハンスメント
型トランジスタで７−ド８°の信号を反転させる。７．
７“、７°゛は負荷用のデプレッション型トランジスタ
であり、８°゛は出力端子である。
ートを用いて実現した例を第３図に示す。図において、
４１．４２はエンハンスメント型トランジスタで第１の
信号Ａと第２の信号Ｂを人力されてドライバとして機能
する。５１と５２とはエンハンスメント型トランジスタ
で、それぞれ、ノード８の信号と第３の信号Ｃを入力さ
れてドライバとして機能する。６１もエンハンスメント
型トランジスタで７−ド８°の信号を反転させる。７．
７“、７°゛は負荷用のデプレッション型トランジスタ
であり、８°゛は出力端子である。
かかる論理回路におい、ては、負荷用のデプレ・ンショ
ン型トランジスタ７．７°、７°°は一種の抵抗として
機能するから常時ＯＮ状態にあり、トランジスタ４１．
４２．５１．５２．８１がＯＮ状態にあれば、定常的に
電流を流し、かなりな電力を消費する欠点を有する。
ン型トランジスタ７．７°、７°°は一種の抵抗として
機能するから常時ＯＮ状態にあり、トランジスタ４１．
４２．５１．５２．８１がＯＮ状態にあれば、定常的に
電流を流し、かなりな電力を消費する欠点を有する。
上記の同期式論理回路を相補型ＭＯ３を用いて実現する
と電力消費の問題は解決されるが、論理ゲートを構成す
るトランジスタ４１．４２．５１．５２．６１と回数の
負荷用Ｐチャンネルトランジスタを心安とするため、構
成素子数が甚しく多くなり、現実的不利益が大きい。
と電力消費の問題は解決されるが、論理ゲートを構成す
るトランジスタ４１．４２．５１．５２．６１と回数の
負荷用Ｐチャンネルトランジスタを心安とするため、構
成素子数が甚しく多くなり、現実的不利益が大きい。
（４）発明の目的
本発明の目的は、消費電力が少なく、構成素子数が少な
く、しかも、入力側フリップフロップ回路、出力側フリ
ップフロップ回路の外部から見た場合の論理動作は従来
の論理回路と全く同一である同期式論理回路を提供する
ことにある。
く、しかも、入力側フリップフロップ回路、出力側フリ
ップフロップ回路の外部から見た場合の論理動作は従来
の論理回路と全く同一である同期式論理回路を提供する
ことにある。
（５）発明の構成
本発明の構成は、Ｐチャンネル型トランジスタとＮチャ
ンネル型トランジスタとが直列に接続されて組をなす回
路を構成し、数組をなす回路の一方の電流端子は電源に
接続され他方の電流端子は被制御論理回路の電源端子に
接続されてなる回路を含み、前記トランジスタの制御端
子にはディレイドフリップフロップ回路から入力信号が
入力され、前記被制御論理回路の出力は他のディレイド
フリップフロップ回路から出力される同期式論理回路に
ある。
ンネル型トランジスタとが直列に接続されて組をなす回
路を構成し、数組をなす回路の一方の電流端子は電源に
接続され他方の電流端子は被制御論理回路の電源端子に
接続されてなる回路を含み、前記トランジスタの制御端
子にはディレイドフリップフロップ回路から入力信号が
入力され、前記被制御論理回路の出力は他のディレイド
フリップフロップ回路から出力される同期式論理回路に
ある。
（６）発明の実施例
以下図面を参照しつつ、本発明の実施例に係る同期式論
理回路について更に説明する。
理回路について更に説明する。
便宜上、第２図、第３図に示す内容と同一の内容の論理
回路とする。
回路とする。
第４図参照
図は本発明に係る同期式論理回路の概念的ブロック図を
示す。図において、入力側レジスタ２１と出力側レジス
タ３１とはいづれもディレイドフリップフロップ回路で
あり、これらに挟まれる論理ゲートｌｌには反転クロッ
ク信号ＣＫが印加される。
示す。図において、入力側レジスタ２１と出力側レジス
タ３１とはいづれもディレイドフリップフロップ回路で
あり、これらに挟まれる論理ゲートｌｌには反転クロッ
ク信号ＣＫが印加される。
第５図参照
図は第２図に示す内容を実現した、本発明の実施例に係
る同期式論理回路の回路図で、第３図に対応する。図に
おいて、４１．４２はエンハンスメント型トランジスタ
で第１の信号Ａとｉ２の信号Ｂを入力されてドライバと
して機能する。５１と５２とはエンハンスメント型トラ
ンジスタで、それぞれ、ノード８１の信号と第３の信号
Ｃとを入力されてドライバとして機能する。６１もエン
ハンスメント型トランジスタでノード８１’の信号を反
転させる。７１．７１’、７１′′はＰチャンネルトラ
ンジスタであり、７２．７２’、７２°“はＮチャンネ
ルトランジスタであり、反転クロック信号百によって制
御される。
る同期式論理回路の回路図で、第３図に対応する。図に
おいて、４１．４２はエンハンスメント型トランジスタ
で第１の信号Ａとｉ２の信号Ｂを入力されてドライバと
して機能する。５１と５２とはエンハンスメント型トラ
ンジスタで、それぞれ、ノード８１の信号と第３の信号
Ｃとを入力されてドライバとして機能する。６１もエン
ハンスメント型トランジスタでノード８１’の信号を反
転させる。７１．７１’、７１′′はＰチャンネルトラ
ンジスタであり、７２．７２’、７２°“はＮチャンネ
ルトランジスタであり、反転クロック信号百によって制
御される。
上記の同期式論理回路においては、反転クロック信号Ｃ
Ｋが論理りの場合Ｐチャンネルトランジスタ７１．７１
’ ７１”はＯＮしてＮチャンネルトランジスタ７２．
７２°、７２°′はＯＦＦする。そこで、ノード８１．
８１′と出力端子８１°°とは論理Ｈとなる。次に、反
転クロック信号ＣＫが論理Ｈになると、上記とは逆にＰ
チャンネルトランジスタ７１゜７１’ 、 ７１’“は
ＯＦＦしてＮチャンネルトランジスタ７２．７２”、
７２”はＯＮしてノード８１．８１゛ と出力端子８１
°°とは電源ラインから切断されるとともに、トランジ
スタ４１．４２．５１．５２．６１の状態によって規定
される論理となる。その結果、第２図に示す内容の論理
演算を実行する。
Ｋが論理りの場合Ｐチャンネルトランジスタ７１．７１
’ ７１”はＯＮしてＮチャンネルトランジスタ７２．
７２°、７２°′はＯＦＦする。そこで、ノード８１．
８１′と出力端子８１°°とは論理Ｈとなる。次に、反
転クロック信号ＣＫが論理Ｈになると、上記とは逆にＰ
チャンネルトランジスタ７１゜７１’ 、 ７１’“は
ＯＦＦしてＮチャンネルトランジスタ７２．７２”、
７２”はＯＮしてノード８１．８１゛ と出力端子８１
°°とは電源ラインから切断されるとともに、トランジ
スタ４１．４２．５１．５２．６１の状態によって規定
される論理となる。その結果、第２図に示す内容の論理
演算を実行する。
以上の説明から明らかなように、Ｐチャンネル型トラン
ジスタとＮチャンネル型トランジスタとの直列回路、す
なわち、７１と７２との組、７１゛ と７２゛との組、
７１′′と７２°”との組は定常状態では電源とは切り
離されており、また、接地もされておらないから定常的
な電力消費はほぼ零である。しかし、同時に入力側フリ
ップフロップ回路、出力側フリップフロップ回路の外部
から見た場合の論理動作は従来技術における場合と同様
であり、本発明の目的は達成される。
ジスタとＮチャンネル型トランジスタとの直列回路、す
なわち、７１と７２との組、７１゛ と７２゛との組、
７１′′と７２°”との組は定常状態では電源とは切り
離されており、また、接地もされておらないから定常的
な電力消費はほぼ零である。しかし、同時に入力側フリ
ップフロップ回路、出力側フリップフロップ回路の外部
から見た場合の論理動作は従来技術における場合と同様
であり、本発明の目的は達成される。
また、相補型ＭＯＳをもって構成した場合と比較しても
、構成素子数の増加をともなうことがなく有利である。
、構成素子数の増加をともなうことがなく有利である。
すなわち、ＡＮＤ回路、ＯＲ回路等同時に動作する論理
回路のそれぞれにＰチャンネル型トランジスタとＮチャ
ンネル型トランジスタとの組が各１組必要とされるだけ
だからである。
回路のそれぞれにＰチャンネル型トランジスタとＮチャ
ンネル型トランジスタとの組が各１組必要とされるだけ
だからである。
第６図参照（第３図再参照）
以上説明せる事項、特に、上記せるＰチャンネル型トラ
ンジスタとＮチャンネル型トランジスタとの直列回路を
含む論理回路をディレイドフリップフロップ回路よりな
る入力・出力レジスタの間に挟むと、低消費電力であり
、素子数も少なく、しかも、入力側フリップフロップ回
路、出方側７リツプフロツプ回路の外部から見た場合の
論理動作は従来技術における場合と同様である同期式論
理回路を提供しうることを、第４図のブロックと第６図
のタイミングチャートとを参照しつつ、更に説明する。
ンジスタとＮチャンネル型トランジスタとの直列回路を
含む論理回路をディレイドフリップフロップ回路よりな
る入力・出力レジスタの間に挟むと、低消費電力であり
、素子数も少なく、しかも、入力側フリップフロップ回
路、出方側７リツプフロツプ回路の外部から見た場合の
論理動作は従来技術における場合と同様である同期式論
理回路を提供しうることを、第４図のブロックと第６図
のタイミングチャートとを参照しつつ、更に説明する。
図において、ＣＫはクロック信号をＣＫは反転クロック
信号を、Ｖｉは入力信号を、Ｄ、Ｅば第４図に示す各ノ
ード（入力レジスタ２１と論理ゲート１１との間、及び
、論理ゲート１１と出力レジスタ３１との間）を、８１
は第５図に示すノードの電位を示す。
信号を、Ｖｉは入力信号を、Ｄ、Ｅば第４図に示す各ノ
ード（入力レジスタ２１と論理ゲート１１との間、及び
、論理ゲート１１と出力レジスタ３１との間）を、８１
は第５図に示すノードの電位を示す。
ディレイドフリップフロップ回路はクロック信号ＣＫが
論理Ｈになるタイミングでデータを出力し、次に、クロ
ック信号ＣＫが論理Ｈになるまで、このデータを保持す
る。また、データの取り込みはクロック信号ＣＫが論理
りの期間に行なう。そこで、まず、１＝１１の時点で、
クロック信号ＣＫが論理Ｈになると、入力側レジスタ２
１からデータが出力され、ノードＤにデータが出力され
る。また、１＝１ 、の時点では、反転クロック信号Ｃ
Ｋが論理りになるため、論理ゲートのノード８１がプリ
チャージされ論理Ｈとなる。次に。
論理Ｈになるタイミングでデータを出力し、次に、クロ
ック信号ＣＫが論理Ｈになるまで、このデータを保持す
る。また、データの取り込みはクロック信号ＣＫが論理
りの期間に行なう。そこで、まず、１＝１１の時点で、
クロック信号ＣＫが論理Ｈになると、入力側レジスタ２
１からデータが出力され、ノードＤにデータが出力され
る。また、１＝１ 、の時点では、反転クロック信号Ｃ
Ｋが論理りになるため、論理ゲートのノード８１がプリ
チャージされ論理Ｈとなる。次に。
ｔ＝ｔ２の時点で、多口ツク信号ＣＫが論理りに、反転
クロック信号ＣＫが論理Ｈになると、ノード８１はフロ
ーティングとなり論理ゲートは論理演算を行ない、その
結果がノードＥに出力されることになる。このタイミン
グではクロック信号ＣＫは論理りであり、出力側ディレ
イドフリップフロップ回路はデータを取り込み、次のク
ロック信号ＣＫが論理Ｈのタイミングで外部にデータを
出力することになる。
クロック信号ＣＫが論理Ｈになると、ノード８１はフロ
ーティングとなり論理ゲートは論理演算を行ない、その
結果がノードＥに出力されることになる。このタイミン
グではクロック信号ＣＫは論理りであり、出力側ディレ
イドフリップフロップ回路はデータを取り込み、次のク
ロック信号ＣＫが論理Ｈのタイミングで外部にデータを
出力することになる。
以上説明せるとおり、入力側フリップフロップ回路、出
力側フリップフロップ回路の外部から見た場合の論理動
作は従来技術における場合と同様であり、本発明の目的
は達成される。
力側フリップフロップ回路の外部から見た場合の論理動
作は従来技術における場合と同様であり、本発明の目的
は達成される。
（７）発明の詳細
な説明せるとおり、本発明によれば、消費電力が少なく
、構成素子数が少なく、しかも、入力側フリップフロッ
プ回路、出力側フリップフロップ回路の外部から見た場
合の論理動作は従来の論理回路と全く同一である同期式
論理回路を提供することができる。
、構成素子数が少なく、しかも、入力側フリップフロッ
プ回路、出力側フリップフロップ回路の外部から見た場
合の論理動作は従来の論理回路と全く同一である同期式
論理回路を提供することができる。
第１図は従来技術におけるクロック動作の同期式論理回
路の１例の概念的ブロック図である。第２図は論理回路
の簡単な１例のブロック図である。第３図は第２図に示
す回路をＮチャンネル型ＭＯ３−Ｅ／Ｄゲートをもって
実現した回路図である。第４図は本発明に係る同期式論
理回路の概念的ブロック図である。第５図は本発明の実
施例に係る同期式論理回路の回路図である。第６図は第
４図のタイミングチャートである。 ｌ、１１・・Φ論理ゲート、２・争・入力側レジスタ、
３・・・出力側レジスタ、４− ｅ ０ＮＯＲ回路、５
・・・ＮＡＮＤＡＮＤ回路６・・争インバータ、 Ａ・
・舎弟１の信号、 Ｂ・・・第２の信号、 Ｃ・・Φ第
３の信号、 ４１．４２、５１．５２．８１・・・エン
ハンスメント型トランジスタ、７．７°、７°゛・・−
負荷用デプレッション型トランジスタ、８．８゛・拳・
ノード、８′°φ・命出力端子、 ２１・豐争入力側レ
ジスタ（ディレイドフリップフロップ回路）、 ３１・
・・出力側レジスタ（ディレイドフリップフ口ップ回路
）、Ｄ、Ｆ・・争ノード、 ７１．７１゛ 、７１°°
・・−Ｐチャンネルトランジスタ、 ７２．７２′ 、
７２”・・・Ｎチャンネルトランジスタ、８１．８１’
・φ・ノード、 ８１”−・争出力端子、ＣＫ・・・
クロック信号、 ＣＫ・・・反転クロ、り信号、 Ｖｉ
・・・入力信号。
路の１例の概念的ブロック図である。第２図は論理回路
の簡単な１例のブロック図である。第３図は第２図に示
す回路をＮチャンネル型ＭＯ３−Ｅ／Ｄゲートをもって
実現した回路図である。第４図は本発明に係る同期式論
理回路の概念的ブロック図である。第５図は本発明の実
施例に係る同期式論理回路の回路図である。第６図は第
４図のタイミングチャートである。 ｌ、１１・・Φ論理ゲート、２・争・入力側レジスタ、
３・・・出力側レジスタ、４− ｅ ０ＮＯＲ回路、５
・・・ＮＡＮＤＡＮＤ回路６・・争インバータ、 Ａ・
・舎弟１の信号、 Ｂ・・・第２の信号、 Ｃ・・Φ第
３の信号、 ４１．４２、５１．５２．８１・・・エン
ハンスメント型トランジスタ、７．７°、７°゛・・−
負荷用デプレッション型トランジスタ、８．８゛・拳・
ノード、８′°φ・命出力端子、 ２１・豐争入力側レ
ジスタ（ディレイドフリップフロップ回路）、 ３１・
・・出力側レジスタ（ディレイドフリップフ口ップ回路
）、Ｄ、Ｆ・・争ノード、 ７１．７１゛ 、７１°°
・・−Ｐチャンネルトランジスタ、 ７２．７２′ 、
７２”・・・Ｎチャンネルトランジスタ、８１．８１’
・φ・ノード、 ８１”−・争出力端子、ＣＫ・・・
クロック信号、 ＣＫ・・・反転クロ、り信号、 Ｖｉ
・・・入力信号。
Claims (1)
- Ｐチャンネル型トランジスタとＮチャンネル型トランジ
スタとが直列に接続されて組をなす回路を構成し、該組
をなす回路の一方の電流端子は電源に接続され他方の電
流端子は被制御論理回路の電源端子に接続されてなる回
路を含み、前記トランジスタの制御端子にはディレイド
フリップフロップ回路から入力信号が入力され、前記被
制御論理回路の出力は前記ディレイドフリップフロップ
回路と異なる他のディレイドフリップフロップ回路から
出力される同期式論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128806A JPS6020633A (ja) | 1983-07-15 | 1983-07-15 | 同期式論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128806A JPS6020633A (ja) | 1983-07-15 | 1983-07-15 | 同期式論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020633A true JPS6020633A (ja) | 1985-02-01 |
Family
ID=14993879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128806A Pending JPS6020633A (ja) | 1983-07-15 | 1983-07-15 | 同期式論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020633A (ja) |
-
1983
- 1983-07-15 JP JP58128806A patent/JPS6020633A/ja active Pending
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