JPH01260376A - テストモード選択回路 - Google Patents
テストモード選択回路Info
- Publication number
- JPH01260376A JPH01260376A JP63089903A JP8990388A JPH01260376A JP H01260376 A JPH01260376 A JP H01260376A JP 63089903 A JP63089903 A JP 63089903A JP 8990388 A JP8990388 A JP 8990388A JP H01260376 A JPH01260376 A JP H01260376A
- Authority
- JP
- Japan
- Prior art keywords
- test mode
- circuit
- signal
- counting
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000000737 periodic effect Effects 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 abstract description 9
- 238000004140 cleaning Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路内のテストモード選択回路に
関するものである。
関するものである。
従来、この種のテストモード選択回路は、集積回路の外
部から供給される入力信号によってテストモードを選択
するように、例えばデコーダを有していた。
部から供給される入力信号によってテストモードを選択
するように、例えばデコーダを有していた。
上述した従来のテストモード選択回路は、入力信号によ
ってテストモードを選択する回路となっているので、多
くの入力端子を設けるか、あるいは入力信号を制御しな
ければならないという欠点がある。
ってテストモードを選択する回路となっているので、多
くの入力端子を設けるか、あるいは入力信号を制御しな
ければならないという欠点がある。
本発明のテストモード選択回路は、半導体集積回路の内
部論理部分に対するテストモード選択回路において、 電源投入によって初期化され、その発生に特別の入力端
子を必要としない周期信号の入力に応答して計数信号を
発生する計数回路と、 前記電源投入によってテストモードであること。
部論理部分に対するテストモード選択回路において、 電源投入によって初期化され、その発生に特別の入力端
子を必要としない周期信号の入力に応答して計数信号を
発生する計数回路と、 前記電源投入によってテストモードであること。
を表示し、前記計数回路からの計数完了信号、又は前記
内部論理部分と共用できる入力端子に外部から供給され
るリセットパルス信号に応答して前記テストモードの終
了を表示するテストモードクリア回路とを設け、前記内
部論理回路が、前記テストモードにおける前記計数信号
を、テストモード選択信号として使用できるようにした
ことを特徴とする。
内部論理部分と共用できる入力端子に外部から供給され
るリセットパルス信号に応答して前記テストモードの終
了を表示するテストモードクリア回路とを設け、前記内
部論理回路が、前記テストモードにおける前記計数信号
を、テストモード選択信号として使用できるようにした
ことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロックを示し、本実施例
のテストモード選択回路は、電源ＯＮ時にリセット信号
１１１を発生する電源ＯＮソリセフ回路１０１と、リセ
ット信号１１１でテストモードにセットされ、入力端子
２０８から与えられるリセットパルス信号１１３あるい
は後述の計数回路１０４からの計数完了信号１２０によ
ってテストモードを終了させて通常の使用モードとする
テストモードクリア回路１０５と、リング発振回路１０
２と、その出力信号１１４を分周する分周回路１０３と
、分周回路１０３の出力信号１１５を計数し、リセット
信号１１１でリセットされる計数回路１０４で構成され
る。そして、外部に対してテストモード信号１１２と、
テストモード１選択信号１１６．テストモード２選択信
号１１７゜テストモード３選択信号１１８・・・テスト
モードｎ−１選択信号１１９を出力してテストモードを
選択するようにしている。
のテストモード選択回路は、電源ＯＮ時にリセット信号
１１１を発生する電源ＯＮソリセフ回路１０１と、リセ
ット信号１１１でテストモードにセットされ、入力端子
２０８から与えられるリセットパルス信号１１３あるい
は後述の計数回路１０４からの計数完了信号１２０によ
ってテストモードを終了させて通常の使用モードとする
テストモードクリア回路１０５と、リング発振回路１０
２と、その出力信号１１４を分周する分周回路１０３と
、分周回路１０３の出力信号１１５を計数し、リセット
信号１１１でリセットされる計数回路１０４で構成され
る。そして、外部に対してテストモード信号１１２と、
テストモード１選択信号１１６．テストモード２選択信
号１１７゜テストモード３選択信号１１８・・・テスト
モードｎ−１選択信号１１９を出力してテストモードを
選択するようにしている。
電源ＯＮソリセフ回路１０１は、クランプブロック２０
１．抵抗器２０５．コンデンサ２１４およびインバータ
２０６から成り、クランプブロック２０１の高レベルの
信号を、抵抗器２０５とコンデンサ２１４で決まる時間
の後に、インバータ２０６を介してセット信号１１１と
して出力する。
１．抵抗器２０５．コンデンサ２１４およびインバータ
２０６から成り、クランプブロック２０１の高レベルの
信号を、抵抗器２０５とコンデンサ２１４で決まる時間
の後に、インバータ２０６を介してセット信号１１１と
して出力する。
リセット信号１１１は、テストモードクリア回路１０５
および計数回路１０４に入力し、Ｄタイプフリップフロ
ップ２１０とｎビットバイナリカウンタ２１３をリセッ
トする。
および計数回路１０４に入力し、Ｄタイプフリップフロ
ップ２１０とｎビットバイナリカウンタ２１３をリセッ
トする。
テストモードクリア回路１０５は、クランプブロック２
０２．Ｄタイプフリップフロップ２１０およびアンドゲ
ート２１１から成り、クランプブロック２０２の高レベ
ルの信号がＤタイプフリップフロップ２１０のデータ入
力に接続しているが、リセットされた後は、入力端子２
０８に外部からリセットパルス信号が入力し、従って入
力バッファ２０９を介してＤタイプフリップフロップ２
１０のクロック端子にリセットパルス信号１１３が入力
しなければ、Ｄタイプフリップフロップ２１０の出力Ｑ
は低レベル、ζ−は高レベルのままである。
０２．Ｄタイプフリップフロップ２１０およびアンドゲ
ート２１１から成り、クランプブロック２０２の高レベ
ルの信号がＤタイプフリップフロップ２１０のデータ入
力に接続しているが、リセットされた後は、入力端子２
０８に外部からリセットパルス信号が入力し、従って入
力バッファ２０９を介してＤタイプフリップフロップ２
１０のクロック端子にリセットパルス信号１１３が入力
しなければ、Ｄタイプフリップフロップ２１０の出力Ｑ
は低レベル、ζ−は高レベルのままである。
また、計数回路１０４のｎビットバイナリカウンタ２１
３もリセットされたあとの出力、すなわち、テストモー
ド１選択信号１１６〜テストモード（ｎ−１）ａ択信号
１１９のすべては低レベルとなるのでｎビット目の出力
である、計数完了信号１２０は低レベルである。計数完
了信号１２０は、インバータ２０４で高レベルとなり、
アンドゲート２１１の一方に入力している。
３もリセットされたあとの出力、すなわち、テストモー
ド１選択信号１１６〜テストモード（ｎ−１）ａ択信号
１１９のすべては低レベルとなるのでｎビット目の出力
である、計数完了信号１２０は低レベルである。計数完
了信号１２０は、インバータ２０４で高レベルとなり、
アンドゲート２１１の一方に入力している。
アンドゲート２１１のもう一方の入力は、Ｄタイプフリ
ップフロップのｑ−出力であるので、リセット状態では
高レベルであり、従ってアンドゲート２１１の出力は高
レベルになる。アンドゲート２１１の出力は、インバー
タ２１４で反転され、テストモード信号１１２となって
いるが、この場合には低レベルであるため、内部論理部
分にテストモードであることを知らせる。アンドゲート
２１１の出力は、リング発振回路１０２のナントゲート
２１２の一人力にもなっている。
ップフロップのｑ−出力であるので、リセット状態では
高レベルであり、従ってアンドゲート２１１の出力は高
レベルになる。アンドゲート２１１の出力は、インバー
タ２１４で反転され、テストモード信号１１２となって
いるが、この場合には低レベルであるため、内部論理部
分にテストモードであることを知らせる。アンドゲート
２１１の出力は、リング発振回路１０２のナントゲート
２１２の一人力にもなっている。
リング発振回路１０２は、クランプブロック２０３、ナ
ントゲート２１２およびインバータ群２０７から成り、
アンドゲート２１１の出力が高レベルであるときに発振
するような発振回路の構成になっている。リング発振回
路１０２の出力信号１１４は分周回路１０Ｂに入り、そ
こで分周された出力信号１１５は、計数回路１０４のｎ
ビットバイナリカウンタ２１３のクロック端子に入力し
ている。
ントゲート２１２およびインバータ群２０７から成り、
アンドゲート２１１の出力が高レベルであるときに発振
するような発振回路の構成になっている。リング発振回
路１０２の出力信号１１４は分周回路１０Ｂに入り、そ
こで分周された出力信号１１５は、計数回路１０４のｎ
ビットバイナリカウンタ２１３のクロック端子に入力し
ている。
このクロック端子の入力によって、カウントアツプされ
テストモード１選択信号１１６〜テストモード（ｎ−１
）選択信号１１９が順次高レベルになることにより、順
次テストモードが選択される。
テストモード１選択信号１１６〜テストモード（ｎ−１
）選択信号１１９が順次高レベルになることにより、順
次テストモードが選択される。
第２図は本実施例の、外部からのリセットパルス信号に
よってテストモードが終了して通常の使用モードになっ
たときのタイムチャートである。
よってテストモードが終了して通常の使用モードになっ
たときのタイムチャートである。
入力端子２０８にリセットパルス信号１１３の発生させ
るようなパルスが入力すると、Ｄタイプフリップフロッ
プ２１０の出力Ｑは高レベル、ローは低レベルとなる。
るようなパルスが入力すると、Ｄタイプフリップフロッ
プ２１０の出力Ｑは高レベル、ローは低レベルとなる。
Ｄタイプフリップフロップ２１０の出力ζ−が低レベル
になるとアンドゲート２１１の入力の一方が低レベルに
なるので、アンドゲート２１１の出力は低レベルになる
。アンドゲート２１１の出力が低レベルになると、リン
グ発振回路１０２は発振を停止してテストモードが終了
し、通常の使用モードとなるとともにインバータ２１４
の出力も高レベルとなり、内部論理部分に通常の使用モ
ードであることを知らせるイ第２図は、すべてのテスト
モードとはならず、テストモード２になったところで、
テストモードが打ち切られた様子を示している。
になるとアンドゲート２１１の入力の一方が低レベルに
なるので、アンドゲート２１１の出力は低レベルになる
。アンドゲート２１１の出力が低レベルになると、リン
グ発振回路１０２は発振を停止してテストモードが終了
し、通常の使用モードとなるとともにインバータ２１４
の出力も高レベルとなり、内部論理部分に通常の使用モ
ードであることを知らせるイ第２図は、すべてのテスト
モードとはならず、テストモード２になったところで、
テストモードが打ち切られた様子を示している。
第３図は、本実施例の、全テストモードが終了し計数完
了信号１２０によってテストモードが終了し、通常の使
用モードになったときのタイムチャートである。
了信号１２０によってテストモードが終了し、通常の使
用モードになったときのタイムチャートである。
この場合には入力端子２０８に外部から強制的な信号の
入力がないので、ｎビットバイナリカウンタ２１３は、
次々とカウントアツプしていき、順次テストモードを選
択しｎビット目をカウントして計数完了信号１２０を高
レベルとしたとき、計数完了信号１２０がインバータ２
０４で反転されるので、アン、ドゲート２１１の入力の
一方が低レベルとなり、アンドゲート２１１の出力は低
レベルになる。この結果、リング発振回路１０２は発振
を停止してテストモードが終了し、通常の使用モードと
なる。またインバータ２１４の出力も高レベルとなり、
内部論理部分に通常の使用モードであることを知らせる
。
入力がないので、ｎビットバイナリカウンタ２１３は、
次々とカウントアツプしていき、順次テストモードを選
択しｎビット目をカウントして計数完了信号１２０を高
レベルとしたとき、計数完了信号１２０がインバータ２
０４で反転されるので、アン、ドゲート２１１の入力の
一方が低レベルとなり、アンドゲート２１１の出力は低
レベルになる。この結果、リング発振回路１０２は発振
を停止してテストモードが終了し、通常の使用モードと
なる。またインバータ２１４の出力も高レベルとなり、
内部論理部分に通常の使用モードであることを知らせる
。
また、−度テストモードから通常の使用モードに切替わ
った後に、入力端子２０８からリセットパルス信号１１
３が入力されてもテストモードには戻らないようになっ
ているので、リセットパルス信号１１３用の入力端子２
０８は、集積回路内のリセット端子と共用し、リセット
パルス信号１１３を内部論理部分に供給できる。
った後に、入力端子２０８からリセットパルス信号１１
３が入力されてもテストモードには戻らないようになっ
ているので、リセットパルス信号１１３用の入力端子２
０８は、集積回路内のリセット端子と共用し、リセット
パルス信号１１３を内部論理部分に供給できる。
第４図は本発明の第２の実施例を示すブロック図である
。
。
前述の第１の実施例と異なる点は、ｎビットバイナリカ
ウンタ２１３が、入力端子２１７を介して外部から供給
されるクロックによって、カウントアツプするようにな
っている点である。すなわち、入力端子２１７と入力バ
ッファ２１６を通ったクロックが、２人力セレクタ２１
８のＳ入力に入力しており、またＡ入力にはクランプブ
ロック２０２の低レベルが入力している。
ウンタ２１３が、入力端子２１７を介して外部から供給
されるクロックによって、カウントアツプするようにな
っている点である。すなわち、入力端子２１７と入力バ
ッファ２１６を通ったクロックが、２人力セレクタ２１
８のＳ入力に入力しており、またＡ入力にはクランプブ
ロック２０２の低レベルが入力している。
２人力セレクタ２１８は、アンドゲート２１１からのＳ
入力が高レベルであればＳ入力を、また低レベルであれ
ばＡ入力を選択する機能をもつ。
入力が高レベルであればＳ入力を、また低レベルであれ
ばＡ入力を選択する機能をもつ。
電源０８時には、アンドゲート２１１の出力は高レベル
であるので、２人力セレクタ２１８は、Ｓ入力である、
外部からのクロックを選択しｎビットバイナリカウンタ
２１３はカウントアツプし、順次テストモードが選択さ
れる。
であるので、２人力セレクタ２１８は、Ｓ入力である、
外部からのクロックを選択しｎビットバイナリカウンタ
２１３はカウントアツプし、順次テストモードが選択さ
れる。
また、外部からのリセットパルス信号１１３、又は計数
完了信号１２０によって、テストモードが終了したとき
には、アンドゲート２１１の出力は低レベルになるので
、２人力セレクタ２１８はＡ入力である、クランプブロ
ックの低レベルの信号を選択し、ｎビットバイナリカウ
ンタ２１３のカウントアツプは止まる。
完了信号１２０によって、テストモードが終了したとき
には、アンドゲート２１１の出力は低レベルになるので
、２人力セレクタ２１８はＡ入力である、クランプブロ
ックの低レベルの信号を選択し、ｎビットバイナリカウ
ンタ２１３のカウントアツプは止まる。
このようにしてテストモードが終了したときには、ｎビ
ットバイナリカウンタ２１３のカウントアツプも止まる
ようになっているので、入力端子２１７は集積回路内の
クロック端子と共用できる。
ットバイナリカウンタ２１３のカウントアツプも止まる
ようになっているので、入力端子２１７は集積回路内の
クロック端子と共用できる。
なお、第２の実施例においても、第２図および第３図の
タイムチャートは、そのまま適用できる。
タイムチャートは、そのまま適用できる。
以上−説明したように本発明は、集積回路に計数回路と
テストモードクリア回路を内蔵することにより、電源Ｏ
Ｎ時に必らずテストモードとなり、テストモードとなっ
ている間は、計数回路の計数出力を用いて順次テストモ
ードを選択し、外部からのリセットパルス信号あるいは
計数回路の計数完了信号によってテストモードを終了さ
せて通常使用モードとすることができるので、外部から
の入力信号なしでテストモードを選択でき、また集積回
路のリセット時には通常の使用モードにできるという効
果がある。
テストモードクリア回路を内蔵することにより、電源Ｏ
Ｎ時に必らずテストモードとなり、テストモードとなっ
ている間は、計数回路の計数出力を用いて順次テストモ
ードを選択し、外部からのリセットパルス信号あるいは
計数回路の計数完了信号によってテストモードを終了さ
せて通常使用モードとすることができるので、外部から
の入力信号なしでテストモードを選択でき、また集積回
路のリセット時には通常の使用モードにできるという効
果がある。
第１図は本発明の第１の実施例を示す回路図、第４図は
本発明の第２の実施例を示す回路図、第２図は第１図お
よび第４図に示した実施例において外部からのリセット
パルス信号でテストモードが終了した場合のタイムチャ
ー１・、第３図は第１図および第４図に示した実施例に
おいて計数完了信号でテストモードが終了した場合のタ
イムチャートである。 １０１・・・電源ＯＮリセット回路、１０２・・・リン
グ発振回路、１０３・・・分周回路、１０４・・・計数
回路、１０５・・・テストモードクリア回路、２０１〜
２０３・・・クランプブロック、２０４，２０６゜２１
５・・・インバータ、２０５・・・抵抗器、２０７・・
・インバータ群、２０８，２１７・・・入力端子、２０
９．２１６・・・入力バッファ、２１０・・・Ｄタイプ
フリップフロップ、２１１・・・アンドゲート、２１２
・・・ナントゲート、２１３・・・ｎビットバイナリカ
ウンタ、２１４・・・コンデンサ、２１８・・・２人力
セレクタ。
本発明の第２の実施例を示す回路図、第２図は第１図お
よび第４図に示した実施例において外部からのリセット
パルス信号でテストモードが終了した場合のタイムチャ
ー１・、第３図は第１図および第４図に示した実施例に
おいて計数完了信号でテストモードが終了した場合のタ
イムチャートである。 １０１・・・電源ＯＮリセット回路、１０２・・・リン
グ発振回路、１０３・・・分周回路、１０４・・・計数
回路、１０５・・・テストモードクリア回路、２０１〜
２０３・・・クランプブロック、２０４，２０６゜２１
５・・・インバータ、２０５・・・抵抗器、２０７・・
・インバータ群、２０８，２１７・・・入力端子、２０
９．２１６・・・入力バッファ、２１０・・・Ｄタイプ
フリップフロップ、２１１・・・アンドゲート、２１２
・・・ナントゲート、２１３・・・ｎビットバイナリカ
ウンタ、２１４・・・コンデンサ、２１８・・・２人力
セレクタ。
Claims (1)
- 【特許請求の範囲】 半導体集積回路の内部論理部分に対するテストモード
選択回路において、 電源投入によって初期化され、その発生に特別の入力端
子を必要としない周期信号の入力に応答して計数信号を
発生する計数回路と、 前記電源投入によってテストモードであることを表示し
、前記計数回路からの計数完了信号、又は前記内部論理
部分と共用できる入力端子に外部から供給されるリセッ
トパルス信号に応答して前記テストモードの終了を表示
するテストモードクリア回路とを設け、前記内部論理回
路が、前記テストモードにおける前記計数信号を、テス
トモード選択信号として使用できるようにしたことを特
徴とするテストモード選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089903A JPH07122661B2 (ja) | 1988-04-11 | 1988-04-11 | テストモード選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089903A JPH07122661B2 (ja) | 1988-04-11 | 1988-04-11 | テストモード選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01260376A true JPH01260376A (ja) | 1989-10-17 |
| JPH07122661B2 JPH07122661B2 (ja) | 1995-12-25 |
Family
ID=13983683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63089903A Expired - Lifetime JPH07122661B2 (ja) | 1988-04-11 | 1988-04-11 | テストモード選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122661B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290375A (ja) * | 1985-06-18 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 電子回路の検査装置 |
| JPS6224169A (ja) * | 1985-07-24 | 1987-02-02 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-04-11 JP JP63089903A patent/JPH07122661B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290375A (ja) * | 1985-06-18 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 電子回路の検査装置 |
| JPS6224169A (ja) * | 1985-07-24 | 1987-02-02 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122661B2 (ja) | 1995-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
| JPH07101847B2 (ja) | デジタルフェイズロックドループ装置 | |
| JPH1117531A (ja) | デジタル遅延回路及びデジタルｐｌｌ回路 | |
| US4331926A (en) | Programmable frequency divider | |
| JP3523362B2 (ja) | クロック回路及びこれを用いたプロセッサ | |
| JPH01260376A (ja) | テストモード選択回路 | |
| JPH1198007A (ja) | 分周回路 | |
| JP2580940B2 (ja) | ゲートパルス幅測定回路 | |
| US6486717B2 (en) | Divider with cycle time correction | |
| JP2001014841A (ja) | データ記憶装置 | |
| JPH11509658A (ja) | 拡張されたチップ選択リセット装置および方法 | |
| WO1991011726A1 (en) | Binary counter with resolution doubling | |
| KR200164990Y1 (ko) | 50% 듀티의 홀수분주기 | |
| US4081755A (en) | Baud rate generator utilizing single clock source | |
| JPS6222433B2 (ja) | ||
| JP2556038B2 (ja) | 混成集積回路 | |
| JP2984429B2 (ja) | 半導体集積回路 | |
| JP3342044B2 (ja) | パルス発生回路 | |
| JP2571622B2 (ja) | 分周器 | |
| JP2001127619A (ja) | カウンタ回路 | |
| KR0152224B1 (ko) | 가변이 가능한 대기 상태 생성 장치 | |
| KR930005653B1 (ko) | 클럭 가변회로 | |
| JPS6233394Y2 (ja) | ||
| JPH05183426A (ja) | 低ノイズカウンタ | |
| JPH01248656A (ja) | 動作モード選択回路 |