JPH01261098A - ディジタル・リードブレイク回路 - Google Patents
ディジタル・リードブレイク回路Info
- Publication number
- JPH01261098A JPH01261098A JP8948288A JP8948288A JPH01261098A JP H01261098 A JPH01261098 A JP H01261098A JP 8948288 A JP8948288 A JP 8948288A JP 8948288 A JP8948288 A JP 8948288A JP H01261098 A JPH01261098 A JP H01261098A
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- Japan
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- circuit
- cpu
- control device
- latch circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
上位監視制御装置からの割込みデータ処理を行う監視側
Ｓ装置のリードブレイク回路において、リードブレイク
回路を単純なディジタル回路で構成して、動作安定度の
向上と設計工数の短縮化を図ることを目的とし、 該監視制御装置はＣＰＵ （処理制御装置）と、上位監
視制御装置からの割込み要求パルスをラッチするラッチ
回路と、ＣＰＵ側のポーリングにより上位監視制御装置
からのデータを取込む割込み入力レジスタと、ラッチ回
路を制御するリードブレイク・レジスタからなり、 上記リードブレイク・レジスタはフリップフロップとア
ンド回路を備え、上位監視制御装置からのリードパルス
の立上りエツジでラッチ回路にクリアをかけ、そのクリ
アされた出力によりフリップフロップにセントをかけて
ラッチ回路のクリアを解除するよう構成する。
Ｓ装置のリードブレイク回路において、リードブレイク
回路を単純なディジタル回路で構成して、動作安定度の
向上と設計工数の短縮化を図ることを目的とし、 該監視制御装置はＣＰＵ （処理制御装置）と、上位監
視制御装置からの割込み要求パルスをラッチするラッチ
回路と、ＣＰＵ側のポーリングにより上位監視制御装置
からのデータを取込む割込み入力レジスタと、ラッチ回
路を制御するリードブレイク・レジスタからなり、 上記リードブレイク・レジスタはフリップフロップとア
ンド回路を備え、上位監視制御装置からのリードパルス
の立上りエツジでラッチ回路にクリアをかけ、そのクリ
アされた出力によりフリップフロップにセントをかけて
ラッチ回路のクリアを解除するよう構成する。
本発明は、衛星通信局送信電力制御装置におけるＣＰＵ
による制御回路のディジタル・リードブレイク回路の回
路構成に関する。
による制御回路のディジタル・リードブレイク回路の回
路構成に関する。
衛星通信局送信電力装置におけるＣＰＵによる監視制御
装置の適用システム構成図を第３図に示す。図において
、■は監視制御装置で、２は外部の上位監視制御装置、
３は処理制御装置（以下ＣＰＵ）、４はラッチ回路、５
は割込み入力レジスタを示す。
装置の適用システム構成図を第３図に示す。図において
、■は監視制御装置で、２は外部の上位監視制御装置、
３は処理制御装置（以下ＣＰＵ）、４はラッチ回路、５
は割込み入力レジスタを示す。
外部の上位監視制御装置２から割込み要求が送信された
際、割込み要求パルスをラッチ回路４でラッチして割込
みフラグを発生させる。一方割込み要求を検出したＣＰ
Ｕ３は、次に割込み入力レジスタ５の割込みフラグを検
出し、割込み要因が外部の監視制御装置２であることを
認識し、この外部の監視制御装置２からの割込みデータ
を取込み、処理を行う。ここに割込み終了とともに割込
みフラグを解除する必要性が生じるため、ＣＰＵが割込
みデータをリードした直後に割込みフラグをクリアする
リードブレイク機能が必要となる。
際、割込み要求パルスをラッチ回路４でラッチして割込
みフラグを発生させる。一方割込み要求を検出したＣＰ
Ｕ３は、次に割込み入力レジスタ５の割込みフラグを検
出し、割込み要因が外部の監視制御装置２であることを
認識し、この外部の監視制御装置２からの割込みデータ
を取込み、処理を行う。ここに割込み終了とともに割込
みフラグを解除する必要性が生じるため、ＣＰＵが割込
みデータをリードした直後に割込みフラグをクリアする
リードブレイク機能が必要となる。
従来の８ピントＣＰＵ （マイクロ・プロセッサユニッ
ト）による監視制御回路などのリードブレイク回路を第
４図に示す。従来の回路ではリードブレイク・レジスタ
としてモノマルチ・パイブレーク（Ｍ−Ｍ）６を使用す
る構成が殆どである。
ト）による監視制御回路などのリードブレイク回路を第
４図に示す。従来の回路ではリードブレイク・レジスタ
としてモノマルチ・パイブレーク（Ｍ−Ｍ）６を使用す
る構成が殆どである。
図において、上位監視制御装置２からのデータをラッチ
回路４でラッチしておき、ＣＰＵ３側からのポーリング
により、そのデータを取込む。同時にリードパルスの立
上りエツジでＭ−Ｍ６にトリガ入力して、Ｍ−Ｍ６から
一定時間のリセットパルスがラッチ回路４に送出され、
ラッチ回路４がクリアされる。
回路４でラッチしておき、ＣＰＵ３側からのポーリング
により、そのデータを取込む。同時にリードパルスの立
上りエツジでＭ−Ｍ６にトリガ入力して、Ｍ−Ｍ６から
一定時間のリセットパルスがラッチ回路４に送出され、
ラッチ回路４がクリアされる。
上記Ｍ−Ｍ６はアナログ的素子Ｃ・Ｒにより構成され、
一定時間のリセットパルスを発生する。
一定時間のリセットパルスを発生する。
Ｍ−Ｍ６の回路構成及び動作機能タイムチャートを第５
図（ａ）と（ｂ）に示す。
図（ａ）と（ｂ）に示す。
モノマルチ・パイブレークは汎用ＩＣにＣ，Ｒを外付け
してマルチバイブレークを構成する。トリガ条件は回路
図のＢに立上りエツジが入力された時であり、Ｃ，Ｒの
定数によりＱ出力のパルス幅を調整できる。（ｔ、−０
，４６ＣＲ）例えば、ＣＰＵ３の動作クロックがＩ Ｍ
ｂＰＳ程度であれば、タイムチャートに示すようにＱ出
力のリセットパルス１．は汎用ＨＣ−ＣＭＯＳ等の最小
パルス幅（２０ｎｓ）以上ｌμｓ（クロック幅）以下の
パルスを実現するようにＣ，Ｒの定数を決定しなければ
ならぬ。この例の場合であればＣ＝１００μＦ程度、Ｒ
＝１ＯＫΩ程度で実現できる。
してマルチバイブレークを構成する。トリガ条件は回路
図のＢに立上りエツジが入力された時であり、Ｃ，Ｒの
定数によりＱ出力のパルス幅を調整できる。（ｔ、−０
，４６ＣＲ）例えば、ＣＰＵ３の動作クロックがＩ Ｍ
ｂＰＳ程度であれば、タイムチャートに示すようにＱ出
力のリセットパルス１．は汎用ＨＣ−ＣＭＯＳ等の最小
パルス幅（２０ｎｓ）以上ｌμｓ（クロック幅）以下の
パルスを実現するようにＣ，Ｒの定数を決定しなければ
ならぬ。この例の場合であればＣ＝１００μＦ程度、Ｒ
＝１ＯＫΩ程度で実現できる。
上記従来のモノマルチバイブレークを使用するリードブ
レイク回路では、リセットパルス発生回路がアナログ的
素子による処理のためディジタル処理に比べ動作が不安
定で、またＣＲ時定数の設定等設計上のわずられしさが
多かった。本発明では、リードブレイク回路を単純なデ
ィジタル回路で構成し、動作安定度を向上し、設計工数
の短縮化を図ることを目的としている。
レイク回路では、リセットパルス発生回路がアナログ的
素子による処理のためディジタル処理に比べ動作が不安
定で、またＣＲ時定数の設定等設計上のわずられしさが
多かった。本発明では、リードブレイク回路を単純なデ
ィジタル回路で構成し、動作安定度を向上し、設計工数
の短縮化を図ることを目的としている。
本発明のディジタル・リードブレイク回路の原理構成図
を第１図（ａ）に示す。
を第１図（ａ）に示す。
図において、外部にある上位監視制御装置２からの割込
みデータ処理を行う監視制御装置１において、監視制御
装置１はＣＰＵ （処理制御装置）３と、上位監視制御
装置２からの割込み要求パルスをラッチするラッチ回路
４と、ＣＰＵ３例のポーリングにより上位監視制御装置
２からのデータを取込む割込み入力レジスタ５と、同時
に上位監視制御装置２からのリードパルスの立上りエツ
ジでラッチ回路４にクリアをかけ、そのクリアされた出
力によりフリップフロップにセントをかけてラッチ回路
４のクリアを解除するリードブレイク回路７とより構成
する。上記リードブレイク回路７はフリップフロップと
アンド回路より構成されるディジタル回路によりリセッ
トパルスをラッチ回路に送出する。
みデータ処理を行う監視制御装置１において、監視制御
装置１はＣＰＵ （処理制御装置）３と、上位監視制御
装置２からの割込み要求パルスをラッチするラッチ回路
４と、ＣＰＵ３例のポーリングにより上位監視制御装置
２からのデータを取込む割込み入力レジスタ５と、同時
に上位監視制御装置２からのリードパルスの立上りエツ
ジでラッチ回路４にクリアをかけ、そのクリアされた出
力によりフリップフロップにセントをかけてラッチ回路
４のクリアを解除するリードブレイク回路７とより構成
する。上記リードブレイク回路７はフリップフロップと
アンド回路より構成されるディジタル回路によりリセッ
トパルスをラッチ回路に送出する。
第１図（ａ）の原理構成図と第１図（ｂ）の動作タイム
チャートにより、本発明の詳細な説明する。まず、上位
監視制御装置２からのラッチタイミング■によりデータ
をラッチ回路４にラッチしておき、ＣＰＵａ側のポーリ
ングにより、そのデータを割込み入力レジスタ５を通し
てＣＰＵ３に取込む。同時にＣＰＵ３からのリードパル
ス■の立上りエツジでリードブレイク回路７からリセッ
トパルス■を送出してラッチ回路４にクリアをかけ、そ
のクリアされた出力“０″によりリードブレイクレジス
タ７のフリップフロップにセントをかけ、リセットパル
スのリードブレイクタイミングを制御してラッチ回路４
のクリアを解除する。
チャートにより、本発明の詳細な説明する。まず、上位
監視制御装置２からのラッチタイミング■によりデータ
をラッチ回路４にラッチしておき、ＣＰＵａ側のポーリ
ングにより、そのデータを割込み入力レジスタ５を通し
てＣＰＵ３に取込む。同時にＣＰＵ３からのリードパル
ス■の立上りエツジでリードブレイク回路７からリセッ
トパルス■を送出してラッチ回路４にクリアをかけ、そ
のクリアされた出力“０″によりリードブレイクレジス
タ７のフリップフロップにセントをかけ、リセットパル
スのリードブレイクタイミングを制御してラッチ回路４
のクリアを解除する。
■はラッチ回路４がセットされてからリセットパルスに
よるクリアが解除されるまでの信号を示す。
よるクリアが解除されるまでの信号を示す。
なお■は最初の信号状態を示し、■は元の状態に戻った
信号状態を示す。
信号状態を示す。
衛星通信局送信電力制御装置における本発明の実施例の
回路構成図を第２図（ａ）に示す。図において、３はＣ
ＰＵ、４はラッチ回路を構成するフリップフロップ、５
は割込み入力レジスタ（バッファ）、７はリードブレイ
クレジスタで、リードブレイクレジスタ７はフリップフ
ロップ８とアンド回路９とから構成される。
回路構成図を第２図（ａ）に示す。図において、３はＣ
ＰＵ、４はラッチ回路を構成するフリップフロップ、５
は割込み入力レジスタ（バッファ）、７はリードブレイ
クレジスタで、リードブレイクレジスタ７はフリップフ
ロップ８とアンド回路９とから構成される。
実施例の入力制御信号のタイムチャートを第２図（ｂ）
に示す。図において、外部の上位監視制御装置から入力
される４ビツトのデータ■〜■は上位監視制御装置から
のリモート制御信号であり、■はライトパルス割込み信
号、■、■、■は制御データを示し、■〜■はタイムチ
ャートに示す位相で入力される。
に示す。図において、外部の上位監視制御装置から入力
される４ビツトのデータ■〜■は上位監視制御装置から
のリモート制御信号であり、■はライトパルス割込み信
号、■、■、■は制御データを示し、■〜■はタイムチ
ャートに示す位相で入力される。
第２図（ａ）の回路構成図と第２図（ｂ）のタイムチャ
ートにより実施例の動作を説明する。まず電源投入後の
パワーオンリセットにより、フリップフロップ４にクリ
アがかかり、フリップフロップ８にはセントがかかるた
め、フリップフロップ８の出力Ｑは１“となる。次に上
位監視制御装置からリモート制御信号が入力されると、
最上位ビット■のタイミングで下位３ビット■、■。
ートにより実施例の動作を説明する。まず電源投入後の
パワーオンリセットにより、フリップフロップ４にクリ
アがかかり、フリップフロップ８にはセントがかかるた
め、フリップフロップ８の出力Ｑは１“となる。次に上
位監視制御装置からリモート制御信号が入力されると、
最上位ビット■のタイミングで下位３ビット■、■。
■の制御データをラッチし、同時に最上位ビット■の位
置に“１″を立て、下位３ビット■、■。
置に“１″を立て、下位３ビット■、■。
■に対するインバリッドフラグ（無効フラグ）とする。
この状態でＣＰＵａ側は自身のポーリング周期でこれら
４ビツトの信号を割込みフラグとして割込み入力レジス
タ５を通して取込む。この時リードパルスの立上りエツ
ジにより、フリップフロップ８の出力Ｑを“Ｏ”にし、
アンド回路９を通してフリップフロップ４にクリアをか
ける。フリップフロップ４にクリアがかかるとフリップ
フロップ８にセットがかかり、フリップフロップ８の出
力Ｑが“１”になり、アンド回路９を通してフリップフ
ロップ４にかかっていたクリアが解除される。したがっ
てリードパルスの立上りエツジの信号を受けて、リード
ブレイク・レジスタ７によりラッチ回路４のクリア及び
クリア解除を制御することができる。
４ビツトの信号を割込みフラグとして割込み入力レジス
タ５を通して取込む。この時リードパルスの立上りエツ
ジにより、フリップフロップ８の出力Ｑを“Ｏ”にし、
アンド回路９を通してフリップフロップ４にクリアをか
ける。フリップフロップ４にクリアがかかるとフリップ
フロップ８にセットがかかり、フリップフロップ８の出
力Ｑが“１”になり、アンド回路９を通してフリップフ
ロップ４にかかっていたクリアが解除される。したがっ
てリードパルスの立上りエツジの信号を受けて、リード
ブレイク・レジスタ７によりラッチ回路４のクリア及び
クリア解除を制御することができる。
また従来のようにリードブレイク回路のＣＲ時定数設定
のためのＣＲ定数設計が不要になり、設計効率の向上が
図れる。
のためのＣＲ定数設計が不要になり、設計効率の向上が
図れる。
第１図は本発明の原理構成図及びその動作タイムチャー
ト、第２図は本発明の実施例の回路構成図及び制御信号
タイムチャート、第３図は適用システム構成図、第４図
は従来例の回路構成図、第５図は従来例のモノマルチ・
パイブレークの回路構成図及びその動作タイムチャート
を示す。 上 図において、１はｉ輪監視制御装置、２は手位監視制御
装置、３はＣＰＵ、４はラッチ回路、５は割込み入力レ
ジスタ、６はモノマルチ・パイブレーク、７はリードブ
レイク・レジスタ、８はフリップフロップ、９はアンド
回路を示す。
ト、第２図は本発明の実施例の回路構成図及び制御信号
タイムチャート、第３図は適用システム構成図、第４図
は従来例の回路構成図、第５図は従来例のモノマルチ・
パイブレークの回路構成図及びその動作タイムチャート
を示す。 上 図において、１はｉ輪監視制御装置、２は手位監視制御
装置、３はＣＰＵ、４はラッチ回路、５は割込み入力レ
ジスタ、６はモノマルチ・パイブレーク、７はリードブ
レイク・レジスタ、８はフリップフロップ、９はアンド
回路を示す。
Claims (1)
- 【特許請求の範囲】 上位監視制御装置（２）からの割込みデータ処理を行う
監視制御装置（１）において、 該監視制御装置（１）はＣＰＵ（３）と、上位監視制御
装置（２）からの割込み要求パルスをラッチするラッチ
回路（４）と、ＣＰＵ（３）側のポーリングにより上位
監視制御装置（２）からのデータを取込む割込み入力レ
ジスタ（５）と、ラッチ回路（４）を制御するリードブ
レイク・レジスタ（７）とからなり、 上記リードブレイク・レジスタ（７）はフリップフロッ
プとアンド回路とを備え、ＣＰＵ（３）からのリードパ
ルスの立上りエッジでラッチ回路（４）にクリアをかけ
、そのクリアされた出力によりフリップフロップにセッ
トをかけて、ラッチ回路（４）のクリアを解除すること
を特徴とするディジタル・リードブレイク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8948288A JPH01261098A (ja) | 1988-04-12 | 1988-04-12 | ディジタル・リードブレイク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8948288A JPH01261098A (ja) | 1988-04-12 | 1988-04-12 | ディジタル・リードブレイク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01261098A true JPH01261098A (ja) | 1989-10-18 |
Family
ID=13971956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8948288A Pending JPH01261098A (ja) | 1988-04-12 | 1988-04-12 | ディジタル・リードブレイク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01261098A (ja) |
-
1988
- 1988-04-12 JP JP8948288A patent/JPH01261098A/ja active Pending
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