JPH023853A - Ｃｐｕのインタフェース方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 第４図は従来のＣＰＵと制御回路との接続を示すブロッ
ク回路図であり、第５図は第４図の各部のタイミングチ
ャートを示す図である。ＣＰｔＪｌと外部との通信を制
御する制御回路２とは読み出し／書き込み信号線（Ｒ／
Ｗ）３．データの読み出し要求信号線（Ｒ−ＲＥＱ）４
．読み出し／書込みパルス線（ＲＷＰ）５及び８本のデ
ータ線（Ｄ。

〜Ｄ、）６によりで接続されている。今、ＣＰＵ１は制
御回路２にデータを書き込む時にデータの書き込み状態
であることを示すために読み出し／書き込み信号線３に
第５図（ａ）のｒ低」信号２７を出力する。この時に制
御回路２からＣＰＵＩに対しデータの読み出し要求信号
線４に第５図ら）の「低」出力２８を出力し、データの
読み出しを要求する。

ＣＰＵＩは読み出し要求信号線４が「低」レベルになる
と、読み出し／書き込み信号線３の「低」出力を解除し
、第５図（ａ）の「高」出力２９としてデータの読み出
し状態とする。その後、ＣＰＵ１は第５［ｆｆ（ｅ）に
示すデータの読み出し／書き込みのタイミングパルス３
０を読み出し／書き込みパルス線５に出力し、制御回路
２はこのパルス線５に同期してデータ線６に第５図（ｄ
）に示すデータ３１を出力する。ＣＰＵＩはこの出力さ
れたデータ３１を読み出し、制御回路２は読み出しが終
了した時点で読み出し要求信号の出力を第５図（ロ）の
「高」レベル３２にしデータの読み出し要求がないこと
をＣＰＵＩに示す、その後、ＣＰＵＩは再び制御回路２
ヘデータを書き込むため読み出し／書き込み信号線３の
出力を「低」レベル３３にする。

（発明が解決しようとする課Ｍ） しかしながら、従来のＣＰＵのインタフェース方法では
、頻繁にデータの読み出し要求信号が発生されるとＣＰ
Ｕはデータの書き込みに支障を生じ、ＣＰＵのタイミン
グで自由にデータの読み出しあるいは書き込みが出来な
くなるという問題点がある。

本発明は、上記事情に鑑みてなされたものであり、ＣＰ
Ｕでの処理を簡単化し、ＣＰＵの自由なタイミングでデ
ータの読み出し／書き込みが出来るＣＰＵのインタフェ
ース方法を提供することを目的とする。

（課題を解決するための手段） 上記目的を達成するために、本発明によれば、ＣＰＵと
外部との通信を制御する制御回路との間で該制御回路か
ら該ＣＰＵヘデータを読み出し、該ＣＰＵから該制御回
路ヘデータを書き込むＣＰＵのインタフェース方法にお
いて、前記制御回路が前記ＣＰＵにデータの読み出し要
求信号を出力中に前記ＣＰＵが前記制御回路にデータの
書き込みを行うと前記制御回路は該読み出し要求信号を
キャンセルし、データの書き込み終了時点で前記読み出
し要求信号を再出力し、前記ＣＰＵが前記制御回路にデ
ータの書き込み中に前記制御回路内にデータの読み出し
要求信号が発生すると前記制御回路はデータの書き込み
終了時点でデータの該読み出し要求信号を出力するＣＰ
Ｕのインタフェース方法が提供される。

（作用） 制御回路からＣＰＵヘデータの読み出し要求信号が出力
されていると否とに拘らず、ＣＰＵがデータの書き込み
動作を、行っている間は制御回路からＣＰＵヘデータの
読み出し要求はせず、その結果ＣＰＵは自らのタイミン
グでデータの書き込みが可能となる。

（実施例） 以下、本発明の実施例を添付図面に基づいて詳細に説明
する。

第１図は本発明のＣＰｔＪのインタフェース方法を説明
するためるＣＰＵと制御回路の接続を示すブロック回路
図である。ＣＰＵＩと制御回路２との接続は第４図と同
様である。まず、制御回路２にデータの読み出し要求信
号線８を介して読み出し要求信号が制御回路２のフリッ
プフロップ７のＤ端子に入力されると、フリップフロッ
プ７がクロック信号線９のクロック信号に同期してセッ
トされ、制御回路２がＣＰＵＩヘデータの読み出し要求
信号線４に第２図（ｂ）の「低」出力１２を出力してＣ
ＰＵ１にデータの読み出しを要求する。

この時に、ＣＰＵＩは、制御面Ｗｉ２にデータを書き込
むためにデータの書き込みの有無を示す読み出し／書き
込み信号線３を第２図（ａ）の「低」出力１３にして、
データの書き込みを示す、この時、制御回路２の７リツ
プフロツク７はリセットされ、制御回路２はデータの読
み出し要求信号線４を第２図（ｂ）の「高」出力１４に
し、データの読み出し要求を一時取り止める。

ＣＰＵ１は第２図（、ｃ　）に示すデータの読み出し／
書き込みのタイミングパルス１５を読み出し／書き込み
パルス線５に出力し、このタイミングパルス１５に同期
して書き込むべきデータ１６をデータ線６に出力する。

ＣＰＵＩは、データの書き込みが終了すると、読み出し
／書き込み信号線３を第２図（ａ）に示す「高」出力１
７にして制御回路２ヘデータの書き込みがないことを示
す、この時、フリップフロップ７のリセットが解除され
るためにクロック信号に同期してフリップフロップ７の
読み出し要求信号線８は再びセット状態にされる。制御
回路２はデータの読み出し要求信号線４を再び第２図（
ｂ）の「低Ｊ出力１８にし、ｃｐＵｌに対してデータの
読み出しを要求する。

一方、ＣＰＵＩは制御回路２にデータを書き込むために
、第３図（ａ）に示すように、読み出し／書き込み信号
線３を「低」出力１９にしてデータの書き込みを行う。

読み出し／書き込み信号線３が「低」レベルの間に制御
回路２に第３図（ｂ）に示すデータの読み出し要求信号
２０が発生してもフリップフロップ７はリセットのまま
であるので、制御回路は読み出し要求信号線４を「高」
のままにしておいてデータの読み出し要求が発生してい
ることをＣＰＵＩに知らせない。ＣＰＵＩから制御回路
２へのデータの書き込みが終了し、ＣＰＵ１が読み出し
／書き込み信号線３を第３図（ａ）のように「高」出力
２１にすると、制御回路２はフリップフロップのリセッ
トを解除しクロック信号に同期して読み出し要求信号線
４を第３図ら）の「低」出力２２し、ここではじめてデ
ータの読み出し要求をＣＰＵＩに伝える。このように、
ＣＰＵＩは自らのタイミングでデータの書き込みを行う
ことができる。

（発明の効果） 以上説明したように本発明によれば、ＣＰＵと外部との
通信を制御する制御回路との間で該制御回路から該ＣＰ
Ｕヘデータを読み出し、該ＣＰＵから該制御回路ヘデー
タを書き込むＣＰＵのインタフェース方法において、前
記制御回路が前記ＣＰＵにデータの読み出し要求信号を
出力中に前記ＣＰＵが前記制御回路にデータの書き込み
を行うと前記制御回路は該読み出し要求信号をキャンセ
ルし、データの書き込み終了時点で前記読み出し要求信
号を再出力し、前記ＣＰＵが前記制御回路にデータの書
き込み中に前記制御回路内にデータの読み出し要求信号
が発生すると前記制御回路はデータの書き込み終了時点
でデータの該読み出し要求信号を出力することにより、
制御回路からＣＰＵヘデータの読み出し要求があっても
なくてもＣＰＵは自らのタンミングでデータの書き込み
が可能となり、ＣＰＵの処理が簡単化できるという効果
がある゛。

【図面の簡単な説明】

第１図は本発明のＣＰＵのインタフェース方法を説明す
るためのＣＰＵと制御回路の接続を示すブロック回路図
、第２図及び第３図は夫々第１図の各部のタイミングチ
ャート、第４図は従来のＣＰＵのインタフェース方法を
説明するためのＣＰＵと制御回路の接続を示すブロック
図、第５図は第４図の各部のタイミングチャートである
。 １・・・ＣＰＵ、２・・・制御回路、３・・・読み出し
／書き込み信号線、４・・・データの読み出し要求信号
線、５・・・読み出し／書き込みパルス線、６・・・デ
ータ線、７・・・フリップフロップ、８・・・データの
読み出し要求信号線、９・・・クロック信号線。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. ＣＰＵと外部との通信を制御する制御回路との間で該制
   御回路から該ＣＰＵヘデータを読み出し、該ＣＰＵから
   該制御回路ヘデータを書き込むＣＰＵのインタフェース
   方法において、前記制御回路が前記ＣＰＵにデータの読
   み出し要求信号を出力中に前記ＣＰＵが前記制御回路に
   データの書き込みを行うと前記制御回路は該読み出し要
   求信号をキャンセルし、データの書き込み終了時点で前
   記読み出し要求信号を再出力し、前記ＣＰＵが前記制御
   回路にデータの書き込み中に前記制御回路内にデータの
   読み出し要求信号が発生すると前記制御回路はデータの
   書き込み終了時点でデータの該読み出し要求信号を出力
   することを特徴とするＣＰＣのインタフェース方法。