JPH0126191B2 - - Google Patents
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- Publication number
- JPH0126191B2 JPH0126191B2 JP54022708A JP2270879A JPH0126191B2 JP H0126191 B2 JPH0126191 B2 JP H0126191B2 JP 54022708 A JP54022708 A JP 54022708A JP 2270879 A JP2270879 A JP 2270879A JP H0126191 B2 JPH0126191 B2 JP H0126191B2
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- JP
- Japan
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- semiconductor layer
- semiconductor
- junction
- gate
- layer
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
- H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
- H10P34/42—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation with electromagnetic radiation, e.g. laser annealing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
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- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に係り、特に
ゲートカソード短絡抵抗を持たないP1N1P2N2
４層よりなるサイリスタのゲート感度を調整する
ための製造方法に関する。
ゲートカソード短絡抵抗を持たないP1N1P2N2
４層よりなるサイリスタのゲート感度を調整する
ための製造方法に関する。
この種のサイリスタの動作原理は、一般に知ら
れている様にP1N1P2トランジスタとN1P2N2トラ
ンジスタの組み合わせにより説明される。すなわ
ち、P1N1P2トランジスタの電流利得をα1，
N1P2N2トランジスタの電流利得をα2とすると、
サイリスタP1N1P2はα1＋α2１を満足する様な
電流が内部に流れる場合に導通状態となる。これ
を得るためには外部よりN1P2N2トランジスタの
ベース領域P2にゲート電流を流して電流依存性
のあるα1，α2が大きな値となるまで導き、α1＋α2
１となるようにすれば良い。
れている様にP1N1P2トランジスタとN1P2N2トラ
ンジスタの組み合わせにより説明される。すなわ
ち、P1N1P2トランジスタの電流利得をα1，
N1P2N2トランジスタの電流利得をα2とすると、
サイリスタP1N1P2はα1＋α2１を満足する様な
電流が内部に流れる場合に導通状態となる。これ
を得るためには外部よりN1P2N2トランジスタの
ベース領域P2にゲート電流を流して電流依存性
のあるα1，α2が大きな値となるまで導き、α1＋α2
１となるようにすれば良い。
ゲートP2に電流を流して素子を導通状態に導
くのに必要な最小のゲート電流IGTは、その素子
を利用する回路構成等の理由からある電流範囲の
値のものが要求される場合がある。この様な場
合、200μA以上のゲート電流IGTは、製造工程中
の選択拡散工程において短絡抵抗をエミツタとベ
ースの間につけることにより比較的容易に得るこ
とができる。しかしながら200μA以下の小さなゲ
ート電流IGTに対しては拡散にてシヨート抵抗を
設けることは非常にむずかしい。すなわち、一般
にエミツタN2とベースP2の間に短絡抵抗を設け
る場合にはエミツタN2中に選択的にエミツタ拡
散が行われない様にするためシリコン酸化膜の残
る領域を設け、エミツタとなるN2層を拡散して
シヨート抵抗とするのであるが、このシヨート抵
抗をフオトレジスト及び拡散の精度により300K
Ωより大きな抵抗値を再現性よく設けることはむ
ずかしいものである。又、エミツタN2とベース
間をシリコン酸化膜で表面保護を行う場合、シヨ
ート抵抗のない構造の素子においてはゲート電流
IGTは一般的に非常に小さく、この値を再現性よ
く大きくすることは困難であつた。
くのに必要な最小のゲート電流IGTは、その素子
を利用する回路構成等の理由からある電流範囲の
値のものが要求される場合がある。この様な場
合、200μA以上のゲート電流IGTは、製造工程中
の選択拡散工程において短絡抵抗をエミツタとベ
ースの間につけることにより比較的容易に得るこ
とができる。しかしながら200μA以下の小さなゲ
ート電流IGTに対しては拡散にてシヨート抵抗を
設けることは非常にむずかしい。すなわち、一般
にエミツタN2とベースP2の間に短絡抵抗を設け
る場合にはエミツタN2中に選択的にエミツタ拡
散が行われない様にするためシリコン酸化膜の残
る領域を設け、エミツタとなるN2層を拡散して
シヨート抵抗とするのであるが、このシヨート抵
抗をフオトレジスト及び拡散の精度により300K
Ωより大きな抵抗値を再現性よく設けることはむ
ずかしいものである。又、エミツタN2とベース
間をシリコン酸化膜で表面保護を行う場合、シヨ
ート抵抗のない構造の素子においてはゲート電流
IGTは一般的に非常に小さく、この値を再現性よ
く大きくすることは困難であつた。
本発明は、かかる困難を解決し拡散工程終了後
に要求されるゲート感度IGTをシヨート・パター
ン構造をとることなしに容易に調整できる半導体
装置の製造方法を提供することを目的とする。
に要求されるゲート感度IGTをシヨート・パター
ン構造をとることなしに容易に調整できる半導体
装置の製造方法を提供することを目的とする。
この為本発明は、半導体ウエハ製造工程中に電
極金属を設けて、例えばP1N1P2N2 ４層のサイ
リスタのα2を下げるためにシリコン酸化膜等の絶
縁物で保護されたエミツタN2、ベースP2のP2N2
接合の上よりエネルギ密度を集中的に上げること
のできるレーザービームを当てることによりシリ
コン及びシリコン酸化膜間に熱的歪を加えてゲー
ト・トリガ電流をコントロールすることを特徴と
している。
極金属を設けて、例えばP1N1P2N2 ４層のサイ
リスタのα2を下げるためにシリコン酸化膜等の絶
縁物で保護されたエミツタN2、ベースP2のP2N2
接合の上よりエネルギ密度を集中的に上げること
のできるレーザービームを当てることによりシリ
コン及びシリコン酸化膜間に熱的歪を加えてゲー
ト・トリガ電流をコントロールすることを特徴と
している。
次に本発明の実施例について第１図を用いて説
明する。
明する。
比抵抗30〜40Ω・cm、厚さ240μのＮ型のシリ
コン基板に、ガリウムを両側より６×1018アト
ム／c.c.の濃度接合深さ50μとなる様に拡散し、P1
層３―N1層１―P2層２の三層を設ける。この後、
酸化雰囲気中でシリコン基板を酸化し両側にシリ
コン酸化膜５を設け、これを従来の光学的手法を
用いエミツタN2層４となるべき部分のシリコン
酸化膜をとり除き、この部分からリンを１×1021
アトム／c.c.の濃度及び20μの深さに拡散する。こ
の様な半導体ウエハに溝１０を堀りP1N1及び
N1P2接合を露出せしめ、この部分にガラス６を
つける。この様にして出来た半導体ウエハの上主
面の、エミツタ４及びゲート２の部分にアルミニ
ウム（Al）を蒸着し一方主面にはNi―Agを蒸着
する。さらにこの様にしてできた半導体ウエハの
エミツタ４とゲート２層とのP2N2接合に、主表
面からレーザ光線を0.5w〜1w程度の強度で当て
る。この様にして得られた半導体素子は、光を当
てなかつた場合と比べてゲート電流IGTの値が10
倍程度すなわち20〜50μAに増加した。
コン基板に、ガリウムを両側より６×1018アト
ム／c.c.の濃度接合深さ50μとなる様に拡散し、P1
層３―N1層１―P2層２の三層を設ける。この後、
酸化雰囲気中でシリコン基板を酸化し両側にシリ
コン酸化膜５を設け、これを従来の光学的手法を
用いエミツタN2層４となるべき部分のシリコン
酸化膜をとり除き、この部分からリンを１×1021
アトム／c.c.の濃度及び20μの深さに拡散する。こ
の様な半導体ウエハに溝１０を堀りP1N1及び
N1P2接合を露出せしめ、この部分にガラス６を
つける。この様にして出来た半導体ウエハの上主
面の、エミツタ４及びゲート２の部分にアルミニ
ウム（Al）を蒸着し一方主面にはNi―Agを蒸着
する。さらにこの様にしてできた半導体ウエハの
エミツタ４とゲート２層とのP2N2接合に、主表
面からレーザ光線を0.5w〜1w程度の強度で当て
る。この様にして得られた半導体素子は、光を当
てなかつた場合と比べてゲート電流IGTの値が10
倍程度すなわち20〜50μAに増加した。
すなわち、酸化膜の下のP2N2接合にレーザ・
ビームを当てることによりシリコンの温度が上昇
し、シリコン酸化膜との間の極部的な熱的な歪が
発生する。この熱的な歪がP2N2接合の少数キヤ
リアの寿命を短くするためにN1P2N2トランジス
タの低電流領域でのα2が低下するため、外部より
大きな電流を流さねばα1＋α2１とならないので
結局ゲート電流IGTが大きくなるのである。この
様に外部に電極を設けた後レーザ・ビームを当て
ることにより不可逆的な歪が残り、又ゲート電流
IGTの値はビームを当てる面積、ビームの強さ等
を変えることによりIGTをかなりの範囲に変える
こともできるのである。
ビームを当てることによりシリコンの温度が上昇
し、シリコン酸化膜との間の極部的な熱的な歪が
発生する。この熱的な歪がP2N2接合の少数キヤ
リアの寿命を短くするためにN1P2N2トランジス
タの低電流領域でのα2が低下するため、外部より
大きな電流を流さねばα1＋α2１とならないので
結局ゲート電流IGTが大きくなるのである。この
様に外部に電極を設けた後レーザ・ビームを当て
ることにより不可逆的な歪が残り、又ゲート電流
IGTの値はビームを当てる面積、ビームの強さ等
を変えることによりIGTをかなりの範囲に変える
こともできるのである。
第１図は本発明の製造方法の実施例に基いて製
造したサイリスタを説明する断面図である。 なお、図において、１……シリコン基板、２…
…ゲート層、３……カソード層、４……エミツタ
層、５……シリコン酸化膜、６……ガラス、７…
…Alゲート電極、８……Alカソード電極、９…
…Ni―Agカソード電極、１０……メサ溝、１１
……レーザー光線、１２……熱歪層を各々示す。
造したサイリスタを説明する断面図である。 なお、図において、１……シリコン基板、２…
…ゲート層、３……カソード層、４……エミツタ
層、５……シリコン酸化膜、６……ガラス、７…
…Alゲート電極、８……Alカソード電極、９…
…Ni―Agカソード電極、１０……メサ溝、１１
……レーザー光線、１２……熱歪層を各々示す。
Claims (1)
- １ 主電極が主表面に接続された一導電型の第１
の半導体層と、該第１の半導体層の側面および底
面に接して形成され、前記第１の半導体層の主表
面と同一平面を形成する主表面を有する逆導電型
の第２の半導体層と、該第２の半導体層に接続さ
れた制御電極と、前記第２の半導体層の底面に接
して形成された前記一導電型の第３の半導体層
と、該第３の半導体層の底面に接して、形成され
た前記逆導電型の第４の半導体層と、該第４の半
導体層の底面に形成された他の主電極と、前記第
１及び第２の半導体層の前記主表面でこれら第１
及び第２の半導体層の接合部近傍に被覆された絶
縁膜とを備えた半導体装置の製造方法において、
前記第１及び第２の半導体層の接合部にレーザー
ビームを照射して前記第１及び第２の半導体層の
接合部と前記絶縁膜との間に熱歪を与えることに
よつてゲート電流を制御することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270879A JPS55115364A (en) | 1979-02-28 | 1979-02-28 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270879A JPS55115364A (en) | 1979-02-28 | 1979-02-28 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55115364A JPS55115364A (en) | 1980-09-05 |
| JPH0126191B2 true JPH0126191B2 (ja) | 1989-05-22 |
Family
ID=12090335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270879A Granted JPS55115364A (en) | 1979-02-28 | 1979-02-28 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55115364A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE54111B1 (en) * | 1982-03-11 | 1989-06-21 | Westinghouse Electric Corp | Laser treatment of thyristor to provide overvoltage self-protection |
| US4555845A (en) * | 1982-10-13 | 1985-12-03 | Westinghouse Electric Corp. | Temperature stable self-protected thyristor and method of producing |
| US5344794A (en) * | 1993-03-31 | 1994-09-06 | Siemens Components, Inc. | Method of making a semiconductor chip |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3881964A (en) * | 1973-03-05 | 1975-05-06 | Westinghouse Electric Corp | Annealing to control gate sensitivity of gated semiconductor devices |
| JPS5348457A (en) * | 1976-10-15 | 1978-05-01 | Hitachi Ltd | Production of semiconductor element |
-
1979
- 1979-02-28 JP JP2270879A patent/JPS55115364A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55115364A (en) | 1980-09-05 |
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