JPS60177677A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS60177677A
JPS60177677A JP59032987A JP3298784A JPS60177677A JP S60177677 A JPS60177677 A JP S60177677A JP 59032987 A JP59032987 A JP 59032987A JP 3298784 A JP3298784 A JP 3298784A JP S60177677 A JPS60177677 A JP S60177677A
Authority
JP
Japan
Prior art keywords
diffusion layer
layer
offset
conductive type
oxide film
Prior art date
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Pending
Application number
JP59032987A
Other languages
English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
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Publication of JPS60177677A publication Critical patent/JPS60177677A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はオフセ、）・ゲー）ＭＯ８型ＦＥＴのドレイン
披散層構造に関する。
ｒ従来技術〕 従来、オフセット・ゲート型高耐圧ＭＯＢ　ＦＦ１Ｔは
第１図の如き断面構造となっているのが通例である。す
なわち、第１の導電型からなる半導体基根１の表面には
、フィールド酸化膜２、ゲート酸化膜３、ゲート電極４
が形成されると共に、ソース拡散領域５、ドレイン拡散
領域６とオフセット・ゲート部７が第２の導電、型から
成る拡散層として形成されて成る。
しかし、上記従来技術によると、オフ上９ト・ゲート部
に電圧が分配されて印加されるため１例えば高電圧を印
加しながら高温（２５０°Ｃ程度）に該ＭＯ８型ＦＫＴ
ｆ晒すと、核ＭＯＥＩ型ＦＥＴのソースとドレイン間の
電流より８が徐々に増加するという特性変動が発生する
欠点がある。
〔目的〕
本発明はかかる従来技術の欠点をなくし、高温、高電圧
バイアス下セも高耐圧ＭＯ８ＦＥＴの特性変動のないＭ
Ｏ８型ＦＫＴを提供することを目的とする。
〔概要〕
上記−目的を達成するだめの本発明の基本的な構成け、
半導体装置に関し、ＭＯ８型トランジスタの少なくとも
ドレイン拡散層領域に於て、オフセット拡散抵抗層が半
導体基板内に埋め込まれて成ることを特徴とする。
〔実施例〕
以下、実施例により本発明を詳述する。
ｔａ２図は本発明の一実施例を示すＭＯＥＩ型ＦＥＴの
断面図である。すなわち、第１の導電型力１ら成るＳｉ
基板１１の表面には、フィールド酸化膜Ｒ、ゲート酸化
膜１３、ゲート電極１４が形成さね、ると共にソース拡
散層１５、ドレイン拡散層１６と埋め込みオフセット拡
散層１７が第２の導電型の拡散層で形成され、埋め退入
オフセット拡散層１７上にけ、第１の導電、型から成る
拡散層１８が形成されて成る。
〔効果〕
上記の如く、オフセット拡散抵抗層を坤め込んで形成す
ることにより、オフセ、）部への電圧印加がバルク内で
行なわれ１表面層の界面準位の高温、高電圧バイアスに
よる増加の影響により抵抗値が変化することなく、安定
な電流特性が得られる効果がある。
〔応用〕
本発明はゲート下に埋め退入拡散抵抗層が形成されても
良く、ソースとドレイン両領斌に埋め込みオフセット拡
散抵抗層が形成されても良く、その効果は同じである。
【図面の簡単な説明】
第１図は従来技術によるオフセット・ゲート型ＭＯ８Ｆ
ＩＣＴの断面図、第２図は本発明の一実施例を示す埋め
通入オフセット・ゲート型ＭＯ８Ｆｉｌ：Ｔの断面図で
ある。 １．１１・・・・・・ｓｉ基板 ２・１２・・・・・・フィールｌ’　酸化Ｍ５、１３　
、、、、、、ゲート酸化膜 ４、１４　、、、、、、ゲート電極 ５．１５・・・・・・ソース領域 −６，１６・・・・・・ドレイン領域 ７・・・・・・オフセット拡散層

Claims (1)

    【特許請求の範囲】
  1. ＭＯＢ型トランジスタの少なくともドレイン拡散層領域
    に於て、オフセット拡散抵抗層が半導体基板内に埋め込
    まれて成ることを特徴とする半導体装置。
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