JPS60258971A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS60258971A
JPS60258971A JP59114868A JP11486884A JPS60258971A JP S60258971 A JPS60258971 A JP S60258971A JP 59114868 A JP59114868 A JP 59114868A JP 11486884 A JP11486884 A JP 11486884A JP S60258971 A JPS60258971 A JP S60258971A
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松本　良成
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  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は２次元化したポテンシャル場に存在する電子の
高移動度を利用した高速動作電界効果トランジスタの構
造及びその製造方法に関する。
（従来技術とその問題点） 高純度のＧａＡｓ上に高い電子濃度を持ったＡ　Ｉ　Ｇ
ａ　Ａ　ａ層を形成し、ＧａＡｓとＡｌＧａＡｓの界面
、Ｇ　ａ　Ａ　ｓ側のポテンシャル井戸にＡｌＧａＡｓ
層から供給される電、子を閉じ込め、閉じ込められた電
子が２次元的散乱確率て゛薫配される物性を呈すること
に起因する高速移動度を利用したいわゆる２次元電子ガ
ス輸送電界効果デバイスが注目されている。
この２次元電子輸送電界効果デバイス（以後２ｄｉｍｅ
ｎｔｉｏｎａｌ　ｅｌｅｃｔｒｏｎ　ｇａｓ　ｆｉｅｌ
ｄ　ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒを略して２−Ｄ
ＥＧ−ＦＥＴと称する。）は従来の高速コンビーータの
高速論理回路素子として注目をあつめているのであるが
いくつかの問題がないわけではない。
本発明にふれる部分に限るならばＦＥＴのゲートの両側
面を流れる′電流を軽減する問題と素子間分離がある。
この問題について若干詳しく図を用い説明する。
第１図は２−ＤＥＧ−ＦＥＴの模式化した斜視図である
。半絶縁性（Ｓｅｍ１−ｉｕｓｕｌａｔｏｒ　：　以後
ＳＩと略称する。）ＧａＡｓ基板上１１には１０１″国
−３の電子濃度をもった高純度ｎ”’ＧａＡｓ層に、さ
らにその上に約２×１０　α　の平均電子濃度をもった
ＧａＡｓ　／　ＡｌＡｓ超格子層１３が約１５００ｉ形
成されている。ＧａＡｓ／ＡｌＡｓ超格子層１３はこの
例では厚さ２０ＸのＧ　ａ　Ａ　ｓと厚さ１３ＸのＡｌ
Ａｓ層のくり返しによる多層超格子構造をもちＧ　ａ　
Ａ　ｓ層にのみＳｉが添加されている。
さて幅Ｗν長さｄをそれぞれ１０μｍ　ｊ１μｍとした
ゲート電極１４、ゲート電極をはさむようにして作られ
たソース電極１５とドレイン電極１６が配置されている
構造を第１図は示している。
ゲート電圧を印加、空乏層１７を広げたときソース電極
１５とドレイン電極１６の間の抵抗が無限に大きいこと
を理想とするいわゆるディブレジョン形のＦＥＴをここ
では仮定している。ゲート幅Ｗの両端付近でのゲート１
４下の空乏層の発達が不十分なため、ソースラドレイン
間の抵抗が低下し、それが素子の高周波特性を低下させ
ている。
また、これらのデバイスを集積化した場合に素子間の干
渉が問題となり、素子の分離が必要となることはＳｉに
よる集積回路技術を展望するならば一目瞭然である。
（発明の目的） 本発明の目的は前記ソース・ドレイン間の余剰電流の低
下、また集積化した場合に問題となる素子間分離をきわ
めて容易に達成することのできる２−ＤＥＧ−ＦＥＴお
よびその集積回路技術に有効な半導体ウェーハの構造お
よび製造方法を提供することにある。
（発明の構成） 本発明によれば半導体層上にそれより実効的禁制帯幅の
大きい半導体超格子層を設けた半導体へテロ構造の表面
にすぐ々〈もゲートを配した電界効果トランジスタにお
いて、少なくともゲートの幅方向の両端の近傍で前記超
格子層がそれよシ実効的禁制帯幅が広い結晶層と接した
ことを特徴とする半導体装置が得られる。
更に本発明によれば、超格子層をレーザビームライオン
ビームあるいは電子ビームあるいは中性粒子のビームを
照射して熱処理することによシ前記半導体超格子層を混
晶化せしめることにより前記本発明の電界効果トランジ
スタにおけるゲート両端部に接して広い禁制帯幅の結晶
層を設けることを特徴とした電界効果トランジスタの製
造方法にある。
（構成の詳細力説明） 次に本発明を実施例に基づいて説明する。
第２図は本発明の基本的構造を示す電界効果トランジス
タの構造を示す概念図である。
第１図の構造とととがる点は混晶化領域２１が存在する
ことにある。
この混晶化領域２１はＧａＡｓ　／　ＡｌＡｓ超格子層
１３が配置されたウェーッー表面にスポット径５μｍ以
下でアルゴンレーザによって局所的アニールを行なうこ
とによシ超格子層１３が混晶化することにより得られた
。Ａｒレーザの出力は４ワツトのものを用いたが数秒か
ら数１０秒程度の熱処理で容易に混晶化がなされた。混
晶化したことは前記従来例第１図と同様の超格子構造で
はレーザ熱処理前の７オトルミネツセンスのピークエネ
ルギが１．７７ｅＶであるのに対しレーザアニール後の
エネルギが１．９１ｅＶになったことから確認された。
との混晶化領域２１は第２図に示す如くゲート幅の両側
に限られることはなく第３図に示す如く素子の周囲全域
にわたってもよい。この場合にはこれらの電界効果トラ
ンジスタの同一基板上に複数個配したいわゆる集積化構
造において容易に各素子の電気的分離を混晶化領域２１
の大き寿禁制帯幅にもとすく素子の超格子領域１３ヘテ
ロバリアによシ達成することができる。
しかし第２図に示したようにゲート幅両側をすくなくも
混晶化することにより、出来上った電界効果トランジス
タはゲート幅が１０μｍの場合に１０−”Ａ以下のきわ
めて小さなリーク電流を示す素子が再現性よく見られか
つ、高速パルス動作を行なえば数十ｐｓｅｃの高速動作
を示すデバイスが再現良くえられる。
なおレーザ・アニールを行なう場合には、超格子層１３
の表面に５ｉ０１やＳ　ｉ　Ｂ　Ｎ４等の膜を配したの
ちおこなうと表面の汚染からの保護に役立つ。
また、レーザ・アニールは試料を自動プログラマブルな
Ｘ−Ｙステージにのせておこなったものであるがレーザ
アニールはもちろんソース；ドレイン！ゲート等の電極
形成後におこなってもよ〈従来の製造工程を大きく変化
する必要がないものであり即製の製造プロセスにアニー
ル工程を加えるだけで良い。
以上本発明の半導体装置の構造および製造方法について
Ｇａ　Ａｓ　／　ＡｌＧａＡｓ系材料について説明した
がＩｎＰ基板上に配したＩｎＧａＡｓ　／　ＩｎＡｌＡ
ｓ系の材料等を含め、本発明が材料系を限定するもので
はないことは明らである。
また前記実施例ではレーザアニールを用いたが、ｉ　電
子ビームアニールでもよいし、Ｈｅ＊ＨｐＯ等のイオン
ビームを中性粒子例えば原子（例えば最初イオンとして
発生させ、途中で電荷を与えて中性粒子にして照射する
）や中性子を照射してもよい。
また第２図を第３図では混晶部とゲートとが重なってい
々かったが両者が重なっていてもさしつかえない。
（発明の効果） 本発明によれば、トランジスタのリーク電流を減少させ
ることができ、動作の高速化ｐ集積化した場合の素子間
分離が容易に達成できる。
【図面の簡単な説明】
第１図は通常の２次元電子ガスで動作する電界効果トラ
ンジスタ即ち２−ＤＥＧ−ＦＩＴの斜視概略図、第２図
および第３図は本発明の実施例であるところの２ＤＥＧ
−ＦＦ！Ｔの構造を示す斜視概略図である。 １１は半絶縁性Ｇ　ａ　Ａ　ｓ基板 １２は高純度Ｇ　ａ　Ａ　ｓ層 １３はＧａＡｓ　／　ＡｌＡｓ超格子構造高濃度層１４
はゲート電極部 １５はソース電極部 １６はドレイン電極部 をあられし、 ２１が本発明の重要な構造であるＧａＡｓ　／ＡｌＡｓ
超格子層のレーザーアニールによる混晶化部である。 　− １，５１４１６

Claims (1)

  1. 【特許請求の範囲】 １、半導体層上にそれより実効的禁制帯幅の大きい半導
    体超格子層を設けた半導体へテロ構造の表面にすくなく
    もゲートを配した半導体装置において、少なくともゲー
    トの幅方向の両端の近傍で前記超格子層がそれより実行
    的禁制帯幅が広い結晶層と接したことを特徴とする半導
    体装置。 ２、超格子層をレーザビームあるいは電子ビームあるい
    は中性粒子のビームあるいはイオンビームにより局所的
    に熱処理することによシ超格子層の一部を混晶化せしめ
    、この部分の禁制帯幅を前記超格子層の禁制帯幅より大
    きくすることを特徴とする半導体装置の製造方法。
JP59114868A 1984-06-05 1984-06-05 半導体装置及びその製造方法 Expired - Lifetime JPH06105718B2 (ja)

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