JPH01262585A - フレームバツフアキヤツシユ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、描画する直−のデータを描画状況にしたがっ
て格納するフレームバッファメモリを備エルヒントマツ
プ表示装置において、直線のデータを高速によりフレー
ムバソファメモリヘ格ｆｉｌ’３ｆるために用いるフレ
ームバッファキャッシュ回路に関するものである。

〔従来の技術〕

この種の回路は、フレームバッファメモリの容量に応じ
、−辺をｍピクセルとしたｍｘｍ　ピクセルの７レーム
バツフアキヤツシユメモリを備えており、描画する直線
の傾斜が如何様であっても対応できるものとなっている
。

〔発明が解決しようとする課題〕

しかし、フレームバッファキャッシュメモリをｍｘｍピ
クセルの構成としているため、ｍを大とすればｍ　に比
例して容量が大となジ、高価になると共に、傾斜の大き
い直線では左または右側方に余剰を生じ、傾斜の小さな
直線では上または下方に余剰を生ずるため、容量設定上
不経済となる欠点を生じている。

〔課題を解決するための手段〕

前述の課題を解決するため、本発明はっぎの手段により
構成するものとなっている。

すなわち、上述のビットマツプ表示装置において、フレ
ームバッファメモリのピクセルアドレスに応じたピクセ
ル情報を保持すると共に（ｔ×ｎピクセルの構成を有す
る２組のフレームバッファキャッシュメモリと、描画す
る直線の両端を示す座標位置に応じてこの直線の傾斜が
水平長軸か垂直長軸かを判定する判定手段と、この判定
手段の判定にしたがいフレームバッファキャッシュメモ
リを水平長軸のとき水平方向２ｎ　ピクセル垂直方向ｎ
ピクセルの組み合せとし垂直長軸のときには水平方向ｎ
ピクセル垂直方向２ｎ　ピクセルの組み合せとして用い
る手段と、この手段により組み合せられたフレームバッ
ファキャッシュメモリの全内容にしたがい直線の各点を
示すデータをフレームバッファメモリへ一挙に格納する
手段とを備え念ものである。

〔作　用〕

したがって、描画する直線の傾斜に応じ、直線を含む範
囲が水平方向長軸または垂直方向長軸として判定手段に
より判定され、これにしたがい対応スる形状としてフレ
ームバッファキャッシュメモリの組み合せがなされ、こ
れによりフレームバッファメモリのピクセルアドレスに
応じたピクセル情報が保持されたうえ、この全内容にし
たがって■融のデータが７レームバツフアメモリへ格納
される。

〔５Ｊｉｌ施例〕 以下、実施例を示す図によって本発明の詳細な説明する
。

第１図はブロック図、第２図および第３図はフレームバ
ッファキャッシュメモ！Ｊ　（以下、ＦＢＣＭ）の組み
合せ状況を示す図であり、第１図においては、上位装置
より描画する直線の始点と終点との両端を示す座標位置
、および、これの色情報等の指令ＣＭが与えられると、
直線アドレス発生回路（以下、ＬＡＤＧ）１がこれに応
じて直線の傾斜が水平長軸か垂直長軸かを判定すると共
に、直線の各点を示すデータを求め、判定結果を７レ一
ムバツ７アキヤツシユ制御回路（以下、ＦＢＣＣ）２へ
送出し、かつ、直線の各点を示すデータを７し〜ムバソ
ファメモリ（以下、ＦＢＭＭ）３へ与える。

すると、ＦＢＣＣ２がＬＡ　ＤＧ　１　の判定にしたが
ってフレームバッファキャッシュメモリ（以下、ＦＢＣ
Ｍ）４の組み合せを定め、ＬＡＤＧｌ　から与えられる
ＦＢＭＭ３のピクセルアドレスに応じたピクセル情報を
ＦＢＣＭ４によシ保持させ、これの全内容にしたがいＦ
　Ｂ　ＭＭ　３の対応するアドレスへＬＡＤＧｌからの
データを一挙に格納する。

こ＼において、ＬＡＤＧＩ　　による長軸方向の判定は
つぎのとおりに行なわれる。

すなわち、直線の始点および終点を示す座標位置をｘ、
＋ｙｚおよび”　ｇ　＋　７　ｇとしたとき、］］ｘ、
−ｘ、ｌ　／　ｌ　ｙ、−ｙ、　ｌ≧１でろれば直線を
含む範囲の形状が水平長軸、これの反対であれば同様な
形状が垂直長軸と判定する。

たソし、ｙ、＝ｙ、　　のときは水平長軸となる。

また、ＦＢＣＭ４は第２図および第３図のとおフ、この
例でけｎ＝２として２×２ピクセルの構成を有する２組
のＦＢＣＭ４　ａ　、　４　ｂ　　が設けであると共に
、各ピクセル部■〜■は各々が各１ビツトのメモリセル
となっており、水平長軸のときは第２図のとおり、水平
方向Ｘを２ｎピクセル、垂直方向Ｙをｎピクセルの組み
合せとして用い、垂直長軸のときには第３図のと１？り
、水平方向Ｘをｎピクセル、垂直方向Ｙを２ｎ　ピクセ
ルの組み合せとして用いられ、いずれの場合も各ピクセ
ル部■〜■により、ＬＡＤＧｌ　から与えられる直線の
各点を示す座標位置データの下位２ビツトまたは下位３
ビツトにより、各ピクセル部■〜■の対応するものがセ
ットされる。

なお、このセットおよび不要ビットのリセットにはＦＢ
ＣＣ２が関与すると共に、各ピクセル部■〜■のピクセ
ル情報梶持状況をＦＢＣＣ２が監視しており、これの２
Ｘ３または３Ｘ２のエリアを越え念とき、Ｆ’ＢＣＭ４
の各ピクセル部■〜■の情報により、ＦＢＡ侃３の対応
するアドレスの８ピクセルに対し直線のデータを同時に
格納し、これを描画する直線の全範囲について反復する
ものとなっている。

この念め、ＦＢＭＭ３には直線の各点を示すデータが描
画状況にしたがって格納され、これが反復して読み出さ
れ、ブラウン管（以下、ＣＲＴ）５により表示される。

々お、ＦＢＭＭ３　には、ＣＲＴ５による表示範囲と対
応し、かつ、表示画素数と対応した容量のものが用いら
れる。

また、ＦＢＣＭ４　としてレジスタ等を同様に用いても
よい。

〔発明の効果〕

以上の説明により明らかなとおり本発明によれば、描画
する直線の傾斜が水平長軸か垂直長軸かを判定し、これ
に応じて限定された容量のメモリを組み合せて用い、こ
れによｐフレームバッファメモリのピクセルアドレスに
応じたピクセル情報を保持し、この内容にしたがって直
線のデータをフレームバッファメモリへ一挙に格納する
ものとじたときにより、フレームバッファキャッシュメ
モリの容量が最小限となり、経済的となるため、各種用
途のビットマツプ表示装置において顕著な効果が得られ
る。

【図面の簡単な説明】

図は本発明の実施例を示し、第１図はブロック図、第２
図および第３図はフレームバッファキャッシュメモリの
組み合せ状況を示す図である。 １・・・・直線アドレス発生回路、２・・・・フレーム
バッファキャッシュ制御回路、３・・・・フレームバッ
ファメモリ、４＋４ａ、４ｂ・・・・フレームバッファ
キャッシュメモリ。 特許出願人　　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 描画する直線の各点を示すデータを描画状況にしたがつ
   て格納するフレームバッファメモリを備えるビットマッ
   プ表示装置において、前記フレームバッファメモリのピ
   クセルアドレスに応じたピクセル情報を保持すると共に
   ｎ×ｎピクセルの構成を有する２組のフレームバッファ
   キャッシュメモリと、前記直線の両端を示す座標位置に
   応じて該直線の傾斜が水平長軸か垂直長軸かを判定する
   判定手段と、該判定手段の判定にしたがい前記フレーム
   バッファキャッシュメモリを水平長軸のとき水平方向２
   ｎピクセル垂直方向ｎピクセルの組み合せとし垂直長軸
   のときには水平方向ｎピクセル垂直方向２ｎピクセルの
   組み合せとして用いる手段と、該手段により組み合せら
   れた前記フレームバッファキャッシュメモリの全内容に
   したがい前記直線の各点を示すデータをフレームバツフ
   アメモリへ一挙に格納する手段とを備えたことを特徴と
   するフレームバッフアキヤツシユ回路。