JPH01263737A - エミュレーション装置 - Google Patents
エミュレーション装置Info
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- JPH01263737A JPH01263737A JP63092076A JP9207688A JPH01263737A JP H01263737 A JPH01263737 A JP H01263737A JP 63092076 A JP63092076 A JP 63092076A JP 9207688 A JP9207688 A JP 9207688A JP H01263737 A JPH01263737 A JP H01263737A
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- JP
- Japan
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- memory
- chip
- area
- address
- external
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45533—Hypervisors; Virtual machine monitors
- G06F9/45537—Provision of facilities of other operating environments, e.g. WINE
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータのエミュレーション装置
に関する。
に関する。
第８図は従来のエミュレーション装置のブロック図であ
る。
る。
このエミュレーション装置は、外部メモリにもアクセス
可能で、オンチップメモリを内蔵しているマイクロコン
ピュータのエミュレーションが可能な装置で、中央処理
装置（以下“ＣＰＵ″と称す） １１と外部バスインタ
フェース１２０とデータメモリインタフェース１５を内
蔵したエバリエーションチップ（以下“エバチップ”と
称す）１０と、プログラムを内蔵したプログラムメモリ
２１と、プログラムメモリ２１ヘアクセスするためのプ
ログラムアドレスバス５０と、プログラムメモリ２１の
データをＣＰＵＩＩが取りこむためのプログラムデータ
バス５１と、データメモリ２０と、データメモリ２０ヘ
アクセスするためのメモリアドレスバス４０と、ＣＰＵ
１ｌとデータメモリ２０間のデータを転送するメモリデ
ータバス４１と、メモリアドレスバス４０上の上位アド
レスを一時的にラッチする上位アドレスチッチ３０と、
上位アドレスチッチ３０に上位アドレスラッチを許可す
る上位アドレスラッチ信号６０と、ＣＰ Ｕ １１がデ
ータメモリ２０のデータのライトを許可するメモリライ
ト信号７０と、ＣＰＵＩＩがデータメモリ２０にデータ
のリードを許可するメモリリード信号８０と、外部メモ
リ１ｅＯと、外部メモリ１６０にアクセスするための外
部アドレスバス１３０と、外部データバス１３１と、外
部メモリライト信号１４０と、外部メモリリード信号１
５０で構成されている。
可能で、オンチップメモリを内蔵しているマイクロコン
ピュータのエミュレーションが可能な装置で、中央処理
装置（以下“ＣＰＵ″と称す） １１と外部バスインタ
フェース１２０とデータメモリインタフェース１５を内
蔵したエバリエーションチップ（以下“エバチップ”と
称す）１０と、プログラムを内蔵したプログラムメモリ
２１と、プログラムメモリ２１ヘアクセスするためのプ
ログラムアドレスバス５０と、プログラムメモリ２１の
データをＣＰＵＩＩが取りこむためのプログラムデータ
バス５１と、データメモリ２０と、データメモリ２０ヘ
アクセスするためのメモリアドレスバス４０と、ＣＰＵ
１ｌとデータメモリ２０間のデータを転送するメモリデ
ータバス４１と、メモリアドレスバス４０上の上位アド
レスを一時的にラッチする上位アドレスチッチ３０と、
上位アドレスチッチ３０に上位アドレスラッチを許可す
る上位アドレスラッチ信号６０と、ＣＰ Ｕ １１がデ
ータメモリ２０のデータのライトを許可するメモリライ
ト信号７０と、ＣＰＵＩＩがデータメモリ２０にデータ
のリードを許可するメモリリード信号８０と、外部メモ
リ１ｅＯと、外部メモリ１６０にアクセスするための外
部アドレスバス１３０と、外部データバス１３１と、外
部メモリライト信号１４０と、外部メモリリード信号１
５０で構成されている。
Ｃ，ＰＵｌｌはＥ１４にバイト空間のアクセスが可能で
、この場合、ターゲットチップのオンチップメモリ領域
がＦＥＯＯＨ番地からＦＥＦＦＨ番地までに設定されて
いてオンチップメモリへのアクセスに２システムクロツ
クが必要である。
、この場合、ターゲットチップのオンチップメモリ領域
がＦＥＯＯＨ番地からＦＥＦＦＨ番地までに設定されて
いてオンチップメモリへのアクセスに２システムクロツ
クが必要である。
ＣＰＵＩＩがプログラムメモリ２１から取りこんだ命令
を解読した結果、ＦＥ５ＡＨ番地に８６Ｈというデータ
をライトする命令であったとする。上位アドレスがＦＥ
ＨであることからＣＰＵＩＩはオンチップメモリへのラ
イトだと判断してアクセスを開始する。
を解読した結果、ＦＥ５ＡＨ番地に８６Ｈというデータ
をライトする命令であったとする。上位アドレスがＦＥ
ＨであることからＣＰＵＩＩはオンチップメモリへのラ
イトだと判断してアクセスを開始する。
第９図はオンチップメモリへのアクセス時のタイミング
チャートである。
チャートである。
まず、ＣＰＵ１１はメモリアドレスバス４０に上位アド
レスＦＥＨを出力すると同時に上位アドレスラッチ信号
６０をアクティブにすると、上位アドレスＦＥＷが上位
アドレスラッチ３０にラッチされる（ステートＴ１）０
次に、ＣＰＵＩＩはメモリアドレスバス４０に下位アド
レス５ＡＨを出力し、同時に９８Ｈをメモリデータバス
４１に出力しメモリライト信号７０をアクティブにする
。このようにしてＣＰＵ１ｌはデータメモリ２０のＦＥ
５ＡＨ番地に９ＥｔＨを書込む（ステートＴ２）、リー
ドの場合はメモリリード信号８０を用いて同様にリード
を行なう。
レスＦＥＨを出力すると同時に上位アドレスラッチ信号
６０をアクティブにすると、上位アドレスＦＥＷが上位
アドレスラッチ３０にラッチされる（ステートＴ１）０
次に、ＣＰＵＩＩはメモリアドレスバス４０に下位アド
レス５ＡＨを出力し、同時に９８Ｈをメモリデータバス
４１に出力しメモリライト信号７０をアクティブにする
。このようにしてＣＰＵ１ｌはデータメモリ２０のＦＥ
５ＡＨ番地に９ＥｔＨを書込む（ステートＴ２）、リー
ドの場合はメモリリード信号８０を用いて同様にリード
を行なう。
次に、オンチップメモリでない場合のアクセス動作につ
いて述べる。ＣＰＵ１１がプログラムメモリ２！から取
りこんだ命令を解読した結果、オンチップメモリでない
ＦＤ５Ａ）１番地に９８Ｈというデータをライトする命
令であったとする。オンチップメモリでない時は、外部
バスインタフェース１２０を介してエミュレーション装
置外の外部メモリ１６０にアクセスを行ない、アクセス
に５システムクロツクが必要である。
いて述べる。ＣＰＵ１１がプログラムメモリ２！から取
りこんだ命令を解読した結果、オンチップメモリでない
ＦＤ５Ａ）１番地に９８Ｈというデータをライトする命
令であったとする。オンチップメモリでない時は、外部
バスインタフェース１２０を介してエミュレーション装
置外の外部メモリ１６０にアクセスを行ない、アクセス
に５システムクロツクが必要である。
第１０図はオンチップメモリでない場合のタイミングチ
ャートである。
ャートである。
まず、ＣＰＵＩＩは外部アドレスバス１３０に上位アド
レスＦＤＨを出力する（ステートＴ＋）、次に、ＣＰ
Ｕ １１は外部アドレスバス１３０に下位アドレス５Ａ
Ｈを出力し、同時に９８Ｈを外部データバス１３１に出
力し、外部ライト信号１４０をアクティブにする。この
ようにしてオンチップメモリでないＦＤＳＡＨ番地に９
θＨをライトすることができる（ステー）Ｔ２）−リー
ドの場合は外部リード信号１５０を用いて同様にリード
を行なう。
レスＦＤＨを出力する（ステートＴ＋）、次に、ＣＰ
Ｕ １１は外部アドレスバス１３０に下位アドレス５Ａ
Ｈを出力し、同時に９８Ｈを外部データバス１３１に出
力し、外部ライト信号１４０をアクティブにする。この
ようにしてオンチップメモリでないＦＤＳＡＨ番地に９
θＨをライトすることができる（ステー）Ｔ２）−リー
ドの場合は外部リード信号１５０を用いて同様にリード
を行なう。
上述した従来のエミュレーション装置は、オンチップメ
モリ領域として２５６バイトの容量があらかじめ設定さ
れており、それ以外はアクセスサイクルが異なる外部メ
モリとなっているので、オンチップメモリ領域が５１２
バイトの容量をもつ別のチップのエミュレーションを行
なっても、増加した２５８バイトの領域は外部メモリに
アクセスを行ないオンチップメモリ領域へのアクセスと
して正しくエミュレーションを行なうことができないと
いう欠点がある。
モリ領域として２５６バイトの容量があらかじめ設定さ
れており、それ以外はアクセスサイクルが異なる外部メ
モリとなっているので、オンチップメモリ領域が５１２
バイトの容量をもつ別のチップのエミュレーションを行
なっても、増加した２５８バイトの領域は外部メモリに
アクセスを行ないオンチップメモリ領域へのアクセスと
して正しくエミュレーションを行なうことができないと
いう欠点がある。
特に昨今のＬＳＩ技術の進歩により、オンチ、ツブでな
いメモリのアクセスに５サイクルを必要とするのに対し
てオンチップメモリのアクセスが２サイクルと速いため
、ターゲットのマイクロコンピュータと同様のアクセス
サイクルでエミュレージョンを行なうことができない。
いメモリのアクセスに５サイクルを必要とするのに対し
てオンチップメモリのアクセスが２サイクルと速いため
、ターゲットのマイクロコンピュータと同様のアクセス
サイクルでエミュレージョンを行なうことができない。
本発明のエミュレーション装置は、エバリエーシ璽ンチ
ップがアクセスしようとする空間がターゲットのマイク
ロコンピュータのオンチップ領域であるかオンチップ領
域でないかを判定し、該判定結果をエバリエーションチ
ップに知らせる領域判定装置を有し、エバリエーション
チップは、エバリエーションチップがアクセスするメモ
リ空間がターゲットのマイクロコンピュータのオンチッ
プ領域の時はデータメモリインタフェースを介してデー
タメモリにアクセスを行ない、オンチップ領域でない時
は外部バスインタフェースを介して外部メモリにアクセ
スを行う。
ップがアクセスしようとする空間がターゲットのマイク
ロコンピュータのオンチップ領域であるかオンチップ領
域でないかを判定し、該判定結果をエバリエーションチ
ップに知らせる領域判定装置を有し、エバリエーション
チップは、エバリエーションチップがアクセスするメモ
リ空間がターゲットのマイクロコンピュータのオンチッ
プ領域の時はデータメモリインタフェースを介してデー
タメモリにアクセスを行ない、オンチップ領域でない時
は外部バスインタフェースを介して外部メモリにアクセ
スを行う。
本発明は、エバチップ内でオンチップメモリ領域が設定
されているのではなく、エバチップが出力したアドレス
をデコードして、アクセスしようとしているメモリ空間
がオンチップメモリの領域であることを判定し、エバチ
ップに知らせる領域判定装置を備えて、任意のオンチー
２プメモリ望域の容量を設定することにより、オンチッ
プメモリの容量が異なるさまざまなマイクロコンピュー
タのエミュレーションを行なうことができる。
されているのではなく、エバチップが出力したアドレス
をデコードして、アクセスしようとしているメモリ空間
がオンチップメモリの領域であることを判定し、エバチ
ップに知らせる領域判定装置を備えて、任意のオンチー
２プメモリ望域の容量を設定することにより、オンチッ
プメモリの容量が異なるさまざまなマイクロコンピュー
タのエミュレーションを行なうことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のエミュレーション装置の第１の実施例
のブロック図、第２図は本実施例でオンチップメモリを
アクセスしたときのタイミングチャート、第３図は本実
施例でオンチップでないメモリをアクセスしたときのタ
イミングチャート、第４図は本実施例でオンチップメモ
リ領域が２５８バイトのメモリマー２プ、第５図は本実
施例でオンチップメモリ領域が５１２バイトのメモリマ
ツプである。
のブロック図、第２図は本実施例でオンチップメモリを
アクセスしたときのタイミングチャート、第３図は本実
施例でオンチップでないメモリをアクセスしたときのタ
イミングチャート、第４図は本実施例でオンチップメモ
リ領域が２５８バイトのメモリマー２プ、第５図は本実
施例でオンチップメモリ領域が５１２バイトのメモリマ
ツプである。
本実施例は第８図の従来例に領域判定装置８０と領域指
定信号１００が付加されており、ＣＰＵＩＩと外部／＜
スインタフエース１２０とデータメモリインタフェース
１５を内蔵したエバチップＩＯと、プログラムメモリ２
１と、プログラムアドレスバス５０と。
定信号１００が付加されており、ＣＰＵＩＩと外部／＜
スインタフエース１２０とデータメモリインタフェース
１５を内蔵したエバチップＩＯと、プログラムメモリ２
１と、プログラムアドレスバス５０と。
プログラムデータバス５１と、データメモリ２０と、メ
モリアドレスバス４０と、メモリデータバス４１と、上
位アドレスラッチ３０と、上位アドレスラッチ信号６０
と、メモリライト信号７０と、メモリリード信号８０と
、外部メモリ１８０と、外部アドレスバス１３０と、外
部データバス１３ｉと、外部メモリライト信号１４０と
、外部メモリリード信号１５０は第８図と同じなので説
明を省略する。
モリアドレスバス４０と、メモリデータバス４１と、上
位アドレスラッチ３０と、上位アドレスラッチ信号６０
と、メモリライト信号７０と、メモリリード信号８０と
、外部メモリ１８０と、外部アドレスバス１３０と、外
部データバス１３ｉと、外部メモリライト信号１４０と
、外部メモリリード信号１５０は第８図と同じなので説
明を省略する。
領域判定装置８０は、上位アドレスラッチ信号ＢＯがア
クティブになった時のメモリアドレスバス４０上の上位
アドレスでもって、オンチップメモリ領域であるかを判
定し、判定結果を領域指定信号１００でＣＰＵＩＩに知
らせる。すなわち、どこの番地からどこの番地までをオ
ンチップメモリ領域であるかを設定することができる。
クティブになった時のメモリアドレスバス４０上の上位
アドレスでもって、オンチップメモリ領域であるかを判
定し、判定結果を領域指定信号１００でＣＰＵＩＩに知
らせる。すなわち、どこの番地からどこの番地までをオ
ンチップメモリ領域であるかを設定することができる。
ＣＰＵＩＩはオンチップメモリとしてのアクセスに２シ
ステムクロツクが必要であり、オンチップでないメモリ
に対しては５システムクロツクが必要である。
ステムクロツクが必要であり、オンチップでないメモリ
に対しては５システムクロツクが必要である。
オンチップメモリの容量が２５６バイトのマイクロコン
ピュータのエミュレーションとして領域判定装置９０に
、オンチップメモリの領域がＦＥＯＯＨ番地からＦＥＦ
ＦＨ番地までを設定した場合（第４図）を考える。ＣＰ
ＵＩＩがプログラムメモリ２１から取りこんだ命令を解
読した結果、ＦＥ５ＡＨＪ地に９８）１というデータを
ライトする命令で、ＣＰ Ｕ １１がオンチップメモリ
にアクセスした時の動作を第２図のタイミングチャート
により説明する。
ピュータのエミュレーションとして領域判定装置９０に
、オンチップメモリの領域がＦＥＯＯＨ番地からＦＥＦ
ＦＨ番地までを設定した場合（第４図）を考える。ＣＰ
ＵＩＩがプログラムメモリ２１から取りこんだ命令を解
読した結果、ＦＥ５ＡＨＪ地に９８）１というデータを
ライトする命令で、ＣＰ Ｕ １１がオンチップメモリ
にアクセスした時の動作を第２図のタイミングチャート
により説明する。
まず、ｃｐｔｊｔｔはメモリアドレスバス４ｏと外部ア
ドレスバス１３０に上位アドレスＦＥＨを出カスると同
時に上位アドレスラッチ信号６ｏをアクティブにする。
ドレスバス１３０に上位アドレスＦＥＨを出カスると同
時に上位アドレスラッチ信号６ｏをアクティブにする。
すると、上位アドレスＦＥＨが上位アドレスラッチ３０
にラッチされる。上位アドレスラッチ信号６０がアクテ
ィブになると、領域判定装置９０は、メモリアドレスバ
ス４０上のデータＦＥ）Ｉがあらかじめオンチップメモ
リ領域として設定されている空間であるので、領域指定
信号１００をアクティブにする。領域指定信号１００が
アクティブになると、ＣＰ Ｕ １１はオンチップメモ
リ領域へのアクセスであると判断する（ステートＴ１）
０次に、ＣＰＵＩＩはメモリアドレスバス４０に下位ア
ドレス５Ａ）Ｉを出力し、同時にデータ９８Ｈをメモリ
データバス４１に出力し、メモリライト信号７０をアク
ティブにする。この時、ステートＴＩで述べたように、
ＣＰＵ１１がオンチップメモリ領域へのアクセスである
と検知しているため、２システムクロツクでアクセスを
行なう、このようにしてデータメモリ２０のＦＥ５ＡＨ
番地に９８Ｈをオンチップメモリ領域へのアクセスとし
て書込むことができる（ステートＴ２）、リードの場合
はメモリリード信号８０を用いて同様にリードを行なう
。
にラッチされる。上位アドレスラッチ信号６０がアクテ
ィブになると、領域判定装置９０は、メモリアドレスバ
ス４０上のデータＦＥ）Ｉがあらかじめオンチップメモ
リ領域として設定されている空間であるので、領域指定
信号１００をアクティブにする。領域指定信号１００が
アクティブになると、ＣＰ Ｕ １１はオンチップメモ
リ領域へのアクセスであると判断する（ステートＴ１）
０次に、ＣＰＵＩＩはメモリアドレスバス４０に下位ア
ドレス５Ａ）Ｉを出力し、同時にデータ９８Ｈをメモリ
データバス４１に出力し、メモリライト信号７０をアク
ティブにする。この時、ステートＴＩで述べたように、
ＣＰＵ１１がオンチップメモリ領域へのアクセスである
と検知しているため、２システムクロツクでアクセスを
行なう、このようにしてデータメモリ２０のＦＥ５ＡＨ
番地に９８Ｈをオンチップメモリ領域へのアクセスとし
て書込むことができる（ステートＴ２）、リードの場合
はメモリリード信号８０を用いて同様にリードを行なう
。
次ニ、ＣＰＵＩＩがプログラムメモリ２１から取りこん
だ命令を解読した結果、 ＦＤ５ＡＨ番地へ９８Ｈとい
うデータをライトする命令で、オンチップメモリでない
場合の動作を第３図のタイミングチャートにより説明す
る。
だ命令を解読した結果、 ＦＤ５ＡＨ番地へ９８Ｈとい
うデータをライトする命令で、オンチップメモリでない
場合の動作を第３図のタイミングチャートにより説明す
る。
まず、ＣＰＵＩＩはメモリアドレスバス４０と外部アド
レスバス１３０に上位アドレスＦＤ）Ｉを出力すると同
時に上位アドレスラッチ信号６０をアクティブにする。
レスバス１３０に上位アドレスＦＤ）Ｉを出力すると同
時に上位アドレスラッチ信号６０をアクティブにする。
上位アドレスラッチ信号８０がアクティブになると、領
域判定装置９０は、メモリアドレスバス４０上のデータ
ＦＤＨがあらかじめオンチップメモリ領域として設定さ
れている空間ではないので、領域指定信号１００をアク
ティブにしない、よってＣＰＵＩＩはオンチップでない
メモリ領域へのアクセスであると判断する（ステートＴ
＋）−次に、ＣＰＵＩＩはオンチップでないメモリ領域
へのアクセスであると判断したことから、外部アドレス
バス１３０に下位アドレス５ＡＨを出力し、９８Ｈを外
部データバス１３１に出力し、外部メモリライト信号１
４０をアクティブにする。このようにしてオンチップで
ないＦＤＳＡＨ番地に外部バスインタフェース１２０を
介してデータをライトすることができる（ステートＴ２
）、リードの場合は外部メモリリード信号１５０を用い
て同様にリードを行なう。
域判定装置９０は、メモリアドレスバス４０上のデータ
ＦＤＨがあらかじめオンチップメモリ領域として設定さ
れている空間ではないので、領域指定信号１００をアク
ティブにしない、よってＣＰＵＩＩはオンチップでない
メモリ領域へのアクセスであると判断する（ステートＴ
＋）−次に、ＣＰＵＩＩはオンチップでないメモリ領域
へのアクセスであると判断したことから、外部アドレス
バス１３０に下位アドレス５ＡＨを出力し、９８Ｈを外
部データバス１３１に出力し、外部メモリライト信号１
４０をアクティブにする。このようにしてオンチップで
ないＦＤＳＡＨ番地に外部バスインタフェース１２０を
介してデータをライトすることができる（ステートＴ２
）、リードの場合は外部メモリリード信号１５０を用い
て同様にリードを行なう。
今度は、オンチップメモリの容量が５１２バイトのマイ
クロコンピュータのエミュレーションとして領域判定装
置９０に、ＦＤＯＯ）１番地からＦＥＦＦ）１番地まで
を設定した場合（第５図）を考える。ＣＰＵＩＩがプロ
グラムメモリ２！から取りこんだ命令を解読した結果、
ＦＤ５ＡＨ番地に９８Ｈというデータをライトする命令
である場合、次のようになる。領域判定装置９０は、メ
モリアドレスバス４０上の上位アドレスＦＤＨをオンチ
ップメモリ領域と判定し、領域指定信号１００をアクテ
ィブにする。領域指定信号１００がアクティブになると
、ＣＰＵＩＩはオンチップメモリの容量を２５６バイト
に設定した場合と同様に、オンチップメモリ領域へのア
クセスとしてＦＤＳＡＨ番地に９８Ｈをライトする。
クロコンピュータのエミュレーションとして領域判定装
置９０に、ＦＤＯＯ）１番地からＦＥＦＦ）１番地まで
を設定した場合（第５図）を考える。ＣＰＵＩＩがプロ
グラムメモリ２！から取りこんだ命令を解読した結果、
ＦＤ５ＡＨ番地に９８Ｈというデータをライトする命令
である場合、次のようになる。領域判定装置９０は、メ
モリアドレスバス４０上の上位アドレスＦＤＨをオンチ
ップメモリ領域と判定し、領域指定信号１００をアクテ
ィブにする。領域指定信号１００がアクティブになると
、ＣＰＵＩＩはオンチップメモリの容量を２５６バイト
に設定した場合と同様に、オンチップメモリ領域へのア
クセスとしてＦＤＳＡＨ番地に９８Ｈをライトする。
ＣＰＵＩＩがプログラムメモリ２１から取りこんだ命令
がＦｉｌｌ：５ＡＨ番地に９８Ｈというデータをライト
する命令であった場合は、オンチップでないメモリ領域
へのアクセスでＦＣ５ＡＨ番地に９８Ｈをライトする。
がＦｉｌｌ：５ＡＨ番地に９８Ｈというデータをライト
する命令であった場合は、オンチップでないメモリ領域
へのアクセスでＦＣ５ＡＨ番地に９８Ｈをライトする。
なお、外部バスインタフェース１２０を介してアクセス
を行なう外部メモリ１６０の代わりにエミュレーション
装置内にアクセスサイクルが外部メモリ１６０と同じよ
うにアクセスできるメモリを設けて、外部メモリ１６０
のアクセスをエミュレートすることもできる。
を行なう外部メモリ１６０の代わりにエミュレーション
装置内にアクセスサイクルが外部メモリ１６０と同じよ
うにアクセスできるメモリを設けて、外部メモリ１６０
のアクセスをエミュレートすることもできる。
第６図は本発明のエミュレーション装置の第２の実施例
のブロック図、第７図は本実施例のメモリマツプである
。
のブロック図、第７図は本実施例のメモリマツプである
。
本実施例は、第１図の実施例にデータメモリ２５と領域
指定信号１１０が付加されている。データメモリ２５は
ターゲットのマイクロコンピュータのエミュレートを代
行するデータメモリで、データメモリ２０とはアクセス
サイクル数が異なる。領域指定信号１１０は、領域指定
信号１００と同様にオンチップ領域であるかどうかをＣ
ＰＵＩＩに知らせる信号である。
指定信号１１０が付加されている。データメモリ２５は
ターゲットのマイクロコンピュータのエミュレートを代
行するデータメモリで、データメモリ２０とはアクセス
サイクル数が異なる。領域指定信号１１０は、領域指定
信号１００と同様にオンチップ領域であるかどうかをＣ
ＰＵＩＩに知らせる信号である。
第７図のようなメモリマツピングをもったマイクロコン
ピュータのエミュレーションを行なった場合を考える。
ピュータのエミュレーションを行なった場合を考える。
ＦＥＯＯＨ＃地からＦＥＦＦＨ番地まではアクセスに
２サイクルを必要とするオンチー、ブメモリ１で、ＦＣ
ＯＯＨ番地からＦＣＦＦＨ番地まではアクセスに３サイ
クルを必要とするオンチップメモリ２である。この場合
、領域判定装置８０は、ＣＰＵ１１がＦＥＯＯＨ番地か
らＦＥＦＦＨ番地までをアクセスすると領域指定信号１
００がアクティブになり、ＦＣＯＯＨ番地からＦＣＦＦ
Ｈ番地までをアクセスすると領域指定信号１１０がアク
ティブになるように設定される。
２サイクルを必要とするオンチー、ブメモリ１で、ＦＣ
ＯＯＨ番地からＦＣＦＦＨ番地まではアクセスに３サイ
クルを必要とするオンチップメモリ２である。この場合
、領域判定装置８０は、ＣＰＵ１１がＦＥＯＯＨ番地か
らＦＥＦＦＨ番地までをアクセスすると領域指定信号１
００がアクティブになり、ＦＣＯＯＨ番地からＦＣＦＦ
Ｈ番地までをアクセスすると領域指定信号１１０がアク
ティブになるように設定される。
ＣＰＵＩＩがプログラムメモリ２１から取り込んだ命令
がＦＥＳＡＨ番地に９８Ｈをライトする命令だと２サイ
クルでデータメモリ２０にライトを行ない、ＦＣ：５Ａ
Ｈ番地に９ｆｌＨをライトする命令だと３サイクルでデ
ータメモリ２５にライトを行なう。
がＦＥＳＡＨ番地に９８Ｈをライトする命令だと２サイ
クルでデータメモリ２０にライトを行ない、ＦＣ：５Ａ
Ｈ番地に９ｆｌＨをライトする命令だと３サイクルでデ
ータメモリ２５にライトを行なう。
以上のようにアクセスサイクル数が異なる複数個のオン
チップメモリをもつマイクロコンピュータも正しいアク
セスサイクル数でエミュレーションを行なうことができ
る。
チップメモリをもつマイクロコンピュータも正しいアク
セスサイクル数でエミュレーションを行なうことができ
る。
以上説明したように本発明は、エバチップがメモリをア
クセスする際の上位アドレスによってエバチップがアク
セスしようとしているメモリ空間がオンチップメモリ領
域であるかどうかを判定し、エバチップに対してオンチ
ップメモリ領域であるかどうかを知らせる領域指定装置
を備えることにより、オンチップメモリ領域の容量が異
なるさまざまな製品のエミュレーションを正しいアクセ
スサイクルで行なうことができるという大きな効果があ
る。
クセスする際の上位アドレスによってエバチップがアク
セスしようとしているメモリ空間がオンチップメモリ領
域であるかどうかを判定し、エバチップに対してオンチ
ップメモリ領域であるかどうかを知らせる領域指定装置
を備えることにより、オンチップメモリ領域の容量が異
なるさまざまな製品のエミュレーションを正しいアクセ
スサイクルで行なうことができるという大きな効果があ
る。
第１図は本発明のエミュレーション装置の第１の実施例
のブロック図、第２図は第１の実施例でオンチップメモ
リをアクセスした時のタイミングチャート、第３図は第
１の実施例でオンチップでないメモリをアクセスした時
のタイミングチャート、第４図は第１の実施例でオンチ
ップメモリ領域が２５８バイトのメモリマツプ、第５図
は第１の実施例でオンチップメモリ領域が５１２バイト
のメモリマツプ、第６図は本発明のエミュレーション装
置の第２の実施例のブロー、り図、第７図は第２の実施
例のメモリマツプ、第８図は従来例のエミュレーション
装置のブロック図、第９図は第８図の従来例でオンチッ
プメ七りをアクセスした時のタイミングチャート、第１
０図は第８図の従来例でオンチップでないメモリをアク
セスした時のタイミングチャートである。 １０・・・エバチップ、 １１・・・中央処理装置、 １５・・・データメモリインタフェース、２０、２５・
・・データメモリ、 ２１・・・プログラムメモリ、 ３０・・・上位アドレスラッチ、 ４０・・・メモリアドレスバス、 ４１・・・メモリデータバス、 ５０・・・プログラムアドレスバス、 ５１・・・プログラムデータバス、 ６０・・・上位アドレスラッチ信号、 ７０・・・メモリライト信号、 ８０・・・メモリリード信号、 ８０・・・領域判定装置、 １００、１１ＣＩ・・・領域指定信号、１２０・・・外
部ハスインタフェース、１３０・・・外部アドレスバス
、 １３１・・・外部データバス、 １４０・・・外部メモリライト信号、 １５０・・・外部メモリリード信号、 １８０・・・外部メモリ。
のブロック図、第２図は第１の実施例でオンチップメモ
リをアクセスした時のタイミングチャート、第３図は第
１の実施例でオンチップでないメモリをアクセスした時
のタイミングチャート、第４図は第１の実施例でオンチ
ップメモリ領域が２５８バイトのメモリマツプ、第５図
は第１の実施例でオンチップメモリ領域が５１２バイト
のメモリマツプ、第６図は本発明のエミュレーション装
置の第２の実施例のブロー、り図、第７図は第２の実施
例のメモリマツプ、第８図は従来例のエミュレーション
装置のブロック図、第９図は第８図の従来例でオンチッ
プメ七りをアクセスした時のタイミングチャート、第１
０図は第８図の従来例でオンチップでないメモリをアク
セスした時のタイミングチャートである。 １０・・・エバチップ、 １１・・・中央処理装置、 １５・・・データメモリインタフェース、２０、２５・
・・データメモリ、 ２１・・・プログラムメモリ、 ３０・・・上位アドレスラッチ、 ４０・・・メモリアドレスバス、 ４１・・・メモリデータバス、 ５０・・・プログラムアドレスバス、 ５１・・・プログラムデータバス、 ６０・・・上位アドレスラッチ信号、 ７０・・・メモリライト信号、 ８０・・・メモリリード信号、 ８０・・・領域判定装置、 １００、１１ＣＩ・・・領域指定信号、１２０・・・外
部ハスインタフェース、１３０・・・外部アドレスバス
、 １３１・・・外部データバス、 １４０・・・外部メモリライト信号、 １５０・・・外部メモリリード信号、 １８０・・・外部メモリ。
Claims (1)
- 【特許請求の範囲】 プログラムを記憶するプログラムメモリと、ターゲット
のマイクロコンピュータのエミュレートを代行するデー
タメモリと、前記プログラムに従い演算を実行する中央
処理装置とエミュレーション装置外の外部メモリにアク
セスを行なうための外部バスインタフェースと前記デー
タメモリをアクセスするためのデータメモリインタフェ
ースとを内蔵したエバリエーションチップとを備えた、
マイクロコンピュータのエミュレーション装置において
、 前記エバリエーションチップがアクセスしようとする空
間がターゲットのマイクロコンピュータのオンチップ領
域であるかオンチップ領域でないかを判定し、該判定結
果をエバリエーションチップに知らせる領域判定装置を
有し、前記エバリエーションチップは、前記エバリエー
ションチップがアクセスするメモリ空間がターゲットの
マイクロコンピュータのオンチップ領域の時は前記デー
タメモリインタフェースを介して前記データメモリにア
クセスを行ない、オンチップ領域でない時は前記外部バ
スインタフェースを介して前記外部メモリにアクセスを
行うことを特徴とするエミュレーション装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092076A JPH0724029B2 (ja) | 1988-04-13 | 1988-04-13 | エミュレーション装置 |
| DE68927306T DE68927306T2 (de) | 1988-04-13 | 1989-04-13 | Emulationssystem, fähig zur Anpassung an Mikrorechner mit verschiedenen On-Chip-Speicherkapazitäten |
| US07/337,756 US5168559A (en) | 1988-04-13 | 1989-04-13 | Emulation system capable of complying with microcomputers having different on-chip memory capacities |
| EP89106639A EP0337463B1 (en) | 1988-04-13 | 1989-04-13 | Emulation system capable of complying with microcomputers having different on-chip memory capacities |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092076A JPH0724029B2 (ja) | 1988-04-13 | 1988-04-13 | エミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01263737A true JPH01263737A (ja) | 1989-10-20 |
| JPH0724029B2 JPH0724029B2 (ja) | 1995-03-15 |
Family
ID=14044361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092076A Expired - Fee Related JPH0724029B2 (ja) | 1988-04-13 | 1988-04-13 | エミュレーション装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5168559A (ja) |
| EP (1) | EP0337463B1 (ja) |
| JP (1) | JPH0724029B2 (ja) |
| DE (1) | DE68927306T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05204696A (ja) * | 1991-06-27 | 1993-08-13 | Mitsubishi Electric Corp | マイクロコンピュータ、プログラム開発装置およびプログラム開発システム |
| JPH05282197A (ja) * | 1992-01-02 | 1993-10-29 | Internatl Business Mach Corp <Ibm> | バス間インターフェースにおいてアドレス・ロケーションの判定を行なう方法及び装置 |
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| JPH05257710A (ja) * | 1991-08-12 | 1993-10-08 | Advanced Micro Devicds Inc | 内部実行パラメータを与えるためのシステムおよびプロセッサによって実行されるべき命令を検証するための配列 |
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| US4450519A (en) * | 1980-11-24 | 1984-05-22 | Texas Instruments Incorporated | Psuedo-microprogramming in microprocessor in single-chip microprocessor with alternate IR loading from internal or external program memories |
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| US4450524A (en) * | 1981-09-23 | 1984-05-22 | Rca Corporation | Single chip microcomputer with external decoder and memory and internal logic for disabling the ROM and relocating the RAM |
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| US4514805A (en) * | 1982-02-22 | 1985-04-30 | Texas Instruments Incorporated | Interrupt operation in systems emulator mode for microcomputer |
-
1988
- 1988-04-13 JP JP63092076A patent/JPH0724029B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-13 EP EP89106639A patent/EP0337463B1/en not_active Expired - Lifetime
- 1989-04-13 US US07/337,756 patent/US5168559A/en not_active Expired - Lifetime
- 1989-04-13 DE DE68927306T patent/DE68927306T2/de not_active Expired - Fee Related
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| JPH05282197A (ja) * | 1992-01-02 | 1993-10-29 | Internatl Business Mach Corp <Ibm> | バス間インターフェースにおいてアドレス・ロケーションの判定を行なう方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68927306D1 (de) | 1996-11-14 |
| EP0337463B1 (en) | 1996-10-09 |
| EP0337463A3 (en) | 1991-08-07 |
| DE68927306T2 (de) | 1997-05-07 |
| JPH0724029B2 (ja) | 1995-03-15 |
| US5168559A (en) | 1992-12-01 |
| EP0337463A2 (en) | 1989-10-18 |
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