JPH01264271A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH01264271A JPH01264271A JP63091558A JP9155888A JPH01264271A JP H01264271 A JPH01264271 A JP H01264271A JP 63091558 A JP63091558 A JP 63091558A JP 9155888 A JP9155888 A JP 9155888A JP H01264271 A JPH01264271 A JP H01264271A
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- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor device
- semiconductor layer
- source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超高速で動作する半導体装置およびその製造方
法に関する。
法に関する。
従来の装置は例えば、プロシーデインゲス・オン・イン
ターナショナル・シンポジウム・オン・ガリウムアーセ
ナイド・アンド・リレイテツドコンパウンド（１９８５
年）第６２５頁から第６３１頁（Ｐｒｏｃ、Ｉｎｔ、Ｓ
ｙｍｐ＋ＧａＡｓ ａｎｄ ＲｅｌａｔｅｄＣｏｍｐｏ
ｕｎｄｓ （１９８５） ｐ 、 ６２５〜６３１）に
記載されているように、ゲートである高キヤリア濃度半
導体層３とソース６とは全く独立に形成されていた。（
第３図参照） 〔発明が解決しようとする課題〕 上記従来技術は、ソース電極とゲート電極が全く別々に
形成されていたため、製造工程が複雑であるのみならず
、ソース電極とゲート電極とを接続する負荷ＦＥＴにお
いても三つの電極から端子を引き出してから配線しなけ
ればならず、素子面積が大きくなって集積化のために不
利であった。
ターナショナル・シンポジウム・オン・ガリウムアーセ
ナイド・アンド・リレイテツドコンパウンド（１９８５
年）第６２５頁から第６３１頁（Ｐｒｏｃ、Ｉｎｔ、Ｓ
ｙｍｐ＋ＧａＡｓ ａｎｄ ＲｅｌａｔｅｄＣｏｍｐｏ
ｕｎｄｓ （１９８５） ｐ 、 ６２５〜６３１）に
記載されているように、ゲートである高キヤリア濃度半
導体層３とソース６とは全く独立に形成されていた。（
第３図参照） 〔発明が解決しようとする課題〕 上記従来技術は、ソース電極とゲート電極が全く別々に
形成されていたため、製造工程が複雑であるのみならず
、ソース電極とゲート電極とを接続する負荷ＦＥＴにお
いても三つの電極から端子を引き出してから配線しなけ
ればならず、素子面積が大きくなって集積化のために不
利であった。
本発明の目的は、ソースとゲートとを接続する負荷ＦＥ
Ｔにおいて、ゲートの高濃度半導体層をそのままソース
電極として用いることによって、製造工程を簡略化し、
かつ素子面積を縮小することにある。
Ｔにおいて、ゲートの高濃度半導体層をそのままソース
電極として用いることによって、製造工程を簡略化し、
かつ素子面積を縮小することにある。
上記目的は、ゲートとなる高濃度層をソース部分まで伸
ばして接続することにより達成される。
ばして接続することにより達成される。
この時、ゲート高濃度層とソース部分とは同時に選択エ
ピタキシャル成長により形成する。
ピタキシャル成長により形成する。
半導体ゲートＦＥＴのゲート高濃度層をソースに接続す
ることによって、ゲート高濃度層とソース寄生抵抗を低
減する高漢度層とを】１回のエピタキシャル成長によっ
て同時に形成することができるため、工程が簡略化され
る。また従来、ソース。
ることによって、ゲート高濃度層とソース寄生抵抗を低
減する高漢度層とを】１回のエピタキシャル成長によっ
て同時に形成することができるため、工程が簡略化され
る。また従来、ソース。
ゲート、ドレインの３電極から端子を取り出し配線層で
接続していたものを、ソースとゲートは共通に１つの電
極から取り出せるようになり、素子面積が小さく集積化
に有利となる。
接続していたものを、ソースとゲートは共通に１つの電
極から取り出せるようになり、素子面積が小さく集積化
に有利となる。
〈実施例１〉
本発明の実施例１を第１図により説明する。この図は本
発明の１つの負荷ＦＥＴの断面図を示したもので、ゲー
ト高濃度ＧａＡｓ３が高抵抗ＧａＡｌＡｓ５を介してｎ
型チャネル層２の上に形成されている。この時、ソース
の寄生抵抗を下げて高速動作を可能にするための高濃度
ｎ中層とゲートとが同じ結晶成長層で兼ねられており、
自動的にゲートとソースで接続されて負荷ＦＥＴとして
使用できる。このＩ” Ｅ Ｔの製造プロセスは以下の
通りである。まず半絶縁性Ｇ ａ Ａ ｓ基板１の上に
ｎ型チャネル層、高抵抗アンドープＧａＡｌＡｓ層をこ
の順に結晶成長する０次にメサエッチによりＦ Ｅ Ｔ
部分を分離した後ＦＥＴのゲート５となる部分にホトレ
ジストでマスクをして、他の部分のＧａＡｌＡｓ層をエ
ツチングにより除去する。さらに全面にＣＶＤＳｉ○２
を１０００人被着上２ホトリソグラフィ技術を用いて、
高濃度ｎ中層３を被着するゲート・ソースおよびドレイ
ン部分にドライエツチングにより穴を明け、この部分の
ＧａＡｓあるいはＧａＡｌＡｓを露出させる。この上に
有機金属気相成長法（ＭＯ−ＣＶＤ法）により高濃度ｎ
＋ＧａＡｓ層を成長させる。すると、ＧａＡｓは格品が
露出している部分にのみ成長し、ＳｉＣ２の上には被着
しない、いわゆる選択成長が可能である１次にソース電
極６、ドレイン電極４としてＡｕＧｅ’／Ｎｉ／Ａｕを
真空蒸着し、４００℃でアロイすることによりＦＥＴが
完成する。
発明の１つの負荷ＦＥＴの断面図を示したもので、ゲー
ト高濃度ＧａＡｓ３が高抵抗ＧａＡｌＡｓ５を介してｎ
型チャネル層２の上に形成されている。この時、ソース
の寄生抵抗を下げて高速動作を可能にするための高濃度
ｎ中層とゲートとが同じ結晶成長層で兼ねられており、
自動的にゲートとソースで接続されて負荷ＦＥＴとして
使用できる。このＩ” Ｅ Ｔの製造プロセスは以下の
通りである。まず半絶縁性Ｇ ａ Ａ ｓ基板１の上に
ｎ型チャネル層、高抵抗アンドープＧａＡｌＡｓ層をこ
の順に結晶成長する０次にメサエッチによりＦ Ｅ Ｔ
部分を分離した後ＦＥＴのゲート５となる部分にホトレ
ジストでマスクをして、他の部分のＧａＡｌＡｓ層をエ
ツチングにより除去する。さらに全面にＣＶＤＳｉ○２
を１０００人被着上２ホトリソグラフィ技術を用いて、
高濃度ｎ中層３を被着するゲート・ソースおよびドレイ
ン部分にドライエツチングにより穴を明け、この部分の
ＧａＡｓあるいはＧａＡｌＡｓを露出させる。この上に
有機金属気相成長法（ＭＯ−ＣＶＤ法）により高濃度ｎ
＋ＧａＡｓ層を成長させる。すると、ＧａＡｓは格品が
露出している部分にのみ成長し、ＳｉＣ２の上には被着
しない、いわゆる選択成長が可能である１次にソース電
極６、ドレイン電極４としてＡｕＧｅ’／Ｎｉ／Ａｕを
真空蒸着し、４００℃でアロイすることによりＦＥＴが
完成する。
このような構造のＦＥＴとすれば、簡単な工程だ高性能
のＦＥＴが得られ、しかもソースとゲートとを共通の半
導体層で形成しているため素子面積が小さくてすみ、高
集積化に適している。
のＦＥＴが得られ、しかもソースとゲートとを共通の半
導体層で形成しているため素子面積が小さくてすみ、高
集積化に適している。
〈実施例２〉
実施例１に記載したＦＥＴを負荷Ｆ ’Ｅ Ｔとしさら
に金属ゲートのへテロＦＥＴを駆動ＦＥＴとして用いた
インバータによって構成される集積回路の断面図を第２
図（ａ）に回路図を第２図（ｂ）に示す。ここで駆動Ｆ
ＥＴはゲート耐圧を改善するために金属ゲートの下にＧ
ａＡ１１ＡｓをはさんだヘテロＦＥＴである。この集積
回路では駆動ＦＥＴのドレインと負荷ＦＥＴのソースと
を共通にしているため、負荷ＦＥＴのソースとゲートと
を共通の成長層を使ったことと相まってインバータ全体
の面積が非常に小さくなっている。さらに、ｎ型チャネ
ル２は共通の半導体層を用い、金属ゲート７と半導体ゲ
ート３との仕事関数の差を利用して駆動ＦＥＴがノーマ
リ・オフに、負荷ＦＥＴがノーマリ・オンになるように
している。また高濃度半導体層は、寄生抵抗を低減して
高速化を実現するためにソースおよびドレイン部分に被
着する層と、負荷抵抗の半導体ゲートとをすべて共通に
するなど、共通の層を多く使っておりプロセス工程は簡
単である。
に金属ゲートのへテロＦＥＴを駆動ＦＥＴとして用いた
インバータによって構成される集積回路の断面図を第２
図（ａ）に回路図を第２図（ｂ）に示す。ここで駆動Ｆ
ＥＴはゲート耐圧を改善するために金属ゲートの下にＧ
ａＡ１１ＡｓをはさんだヘテロＦＥＴである。この集積
回路では駆動ＦＥＴのドレインと負荷ＦＥＴのソースと
を共通にしているため、負荷ＦＥＴのソースとゲートと
を共通の成長層を使ったことと相まってインバータ全体
の面積が非常に小さくなっている。さらに、ｎ型チャネ
ル２は共通の半導体層を用い、金属ゲート７と半導体ゲ
ート３との仕事関数の差を利用して駆動ＦＥＴがノーマ
リ・オフに、負荷ＦＥＴがノーマリ・オンになるように
している。また高濃度半導体層は、寄生抵抗を低減して
高速化を実現するためにソースおよびドレイン部分に被
着する層と、負荷抵抗の半導体ゲートとをすべて共通に
するなど、共通の層を多く使っておりプロセス工程は簡
単である。
第４図はこのプロセス工程の説明図である。実施例１と
同様に、まず半絶縁性Ｇ ａ Ａ ｓ基板１上に、ｎ型
チャネル層２、高抵抗アンドープＧａＡＡＡｓ層５をこ
の順に被着する。（第４図（ａ））次にメサエッチによ
る素子分離の後、スパッタ法によりＷＳｉを被着し、ホ
トリソグラフィ技術とドライエツチングによりゲートに
加工し、駆動ＦＥＴのゲート７とする０次に全面にＣＶ
Ｄ Ｓ ｉ Ｏｘ２０００人を被着しホトリソグラフ
ィ技術により、高濃度Ｇ ａ Ａ ｓを被着したいとこ
ろすなわちソース・ドレイン部分と負荷ＦＥＴのゲート
部分の５ｉＯｚに穴を開ける。この５ｉｆｔの加工には
りアクティブ・イオン・エツチング（ＲＩ Ｅ）を用い
て異方性エッチラングを行えば、ゲート７の側壁に５ｉ
Ｏｚ１３が残り、ゲートと高濃度層との分離が可能であ
る。（第４図（ｂ））さらに、負荷ＦＥＴのゲート部分
にホトレジスト１１をがぶせてそれ以外の部分をエツチ
ングすることによりＧａＡｓ層３層を除去し、ソース・
ドレイン部分のＧ ａ Ａ ｓチャネル２を露出する。
同様に、まず半絶縁性Ｇ ａ Ａ ｓ基板１上に、ｎ型
チャネル層２、高抵抗アンドープＧａＡＡＡｓ層５をこ
の順に被着する。（第４図（ａ））次にメサエッチによ
る素子分離の後、スパッタ法によりＷＳｉを被着し、ホ
トリソグラフィ技術とドライエツチングによりゲートに
加工し、駆動ＦＥＴのゲート７とする０次に全面にＣＶ
Ｄ Ｓ ｉ Ｏｘ２０００人を被着しホトリソグラフ
ィ技術により、高濃度Ｇ ａ Ａ ｓを被着したいとこ
ろすなわちソース・ドレイン部分と負荷ＦＥＴのゲート
部分の５ｉＯｚに穴を開ける。この５ｉｆｔの加工には
りアクティブ・イオン・エツチング（ＲＩ Ｅ）を用い
て異方性エッチラングを行えば、ゲート７の側壁に５ｉ
Ｏｚ１３が残り、ゲートと高濃度層との分離が可能であ
る。（第４図（ｂ））さらに、負荷ＦＥＴのゲート部分
にホトレジスト１１をがぶせてそれ以外の部分をエツチ
ングすることによりＧａＡｓ層３層を除去し、ソース・
ドレイン部分のＧ ａ Ａ ｓチャネル２を露出する。
（第４図（Ｃ））ホトレジスト除去後、有機金属気相成
長法（ＭＯ−ＣＶＤ法）により高濃度にＳｉをドープし
たＧａＡｓ層３を成長させる。この時Ｇ ａ Ａ ｓは
ソース・ドレインのＧ ａ Ａ ｓ Ｍおよび負荷ＦＥ
ＴのゲートＧａＡｌＡｓ部分にのみ成長し、Ｓ ｉ Ｏ
ｘおよび駆動ＦＥＴのゲート金属上には被着しない、選
択成長が行なわれる。（第４図（ｄ））次にレースおよ
びドレイン部分にＡｕＧｅ／Ｎｉ／Ａｕを被着して４０
０℃でアロイすることによりＦＥＴが完成する。さらに
層間絶縁膜９を被着した後、コンタクトおよび配線１０
を形成することにより集積回路が完成する。（第４図（
ｅ））以上の説明でわかるとうり、簡単なプロセスで素
子面積の小さなしかも高速で動作する集積回路を得るこ
とができる。
長法（ＭＯ−ＣＶＤ法）により高濃度にＳｉをドープし
たＧａＡｓ層３を成長させる。この時Ｇ ａ Ａ ｓは
ソース・ドレインのＧ ａ Ａ ｓ Ｍおよび負荷ＦＥ
ＴのゲートＧａＡｌＡｓ部分にのみ成長し、Ｓ ｉ Ｏ
ｘおよび駆動ＦＥＴのゲート金属上には被着しない、選
択成長が行なわれる。（第４図（ｄ））次にレースおよ
びドレイン部分にＡｕＧｅ／Ｎｉ／Ａｕを被着して４０
０℃でアロイすることによりＦＥＴが完成する。さらに
層間絶縁膜９を被着した後、コンタクトおよび配線１０
を形成することにより集積回路が完成する。（第４図（
ｅ））以上の説明でわかるとうり、簡単なプロセスで素
子面積の小さなしかも高速で動作する集積回路を得るこ
とができる。
本発明によれば、簡単なプロセスで高濃度半導体をゲー
トとして持つ負荷ＦＥＴを形成できる。
トとして持つ負荷ＦＥＴを形成できる。
また負荷ＦＥＴのソースとゲートとを共通の半導体層で
形成しているため、素子面積が約２５％小さくでき、高
集積化に優れている。
形成しているため、素子面積が約２５％小さくでき、高
集積化に優れている。
第１図は本発明の実施例１の負荷ＦＥＴの断面図、第２
図（ａ）は同じくこれを用いてインバータを形成した集
積回路の断面図、第２図（ｂ）はその回路図、第３図は
従来の負荷ＦＥＴの断面図、第４図は第２図（ａ）の集
積回路の製造工程図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・ｎ型チ
ャネル層、３・・・高不純物濃度Ｇ ａ Ａ ｓ層、４
・・・ドレイン電極。 ５・・・高抵抗アンドープＧａＡｌＡｓＭ、６・・・ソ
ース電極、７・・・ＷＳｉゲート電極、８・・・ソース
電極、９・・・層間絶縁膜、１０・・・配線金属、１１
・・・ホトレ第 １２ 第３ 図 茅 ４．図 １３ ｓｉＯｚ
図（ａ）は同じくこれを用いてインバータを形成した集
積回路の断面図、第２図（ｂ）はその回路図、第３図は
従来の負荷ＦＥＴの断面図、第４図は第２図（ａ）の集
積回路の製造工程図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・ｎ型チ
ャネル層、３・・・高不純物濃度Ｇ ａ Ａ ｓ層、４
・・・ドレイン電極。 ５・・・高抵抗アンドープＧａＡｌＡｓＭ、６・・・ソ
ース電極、７・・・ＷＳｉゲート電極、８・・・ソース
電極、９・・・層間絶縁膜、１０・・・配線金属、１１
・・・ホトレ第 １２ 第３ 図 茅 ４．図 １３ ｓｉＯｚ
Claims (1)
- 【特許請求の範囲】 １、ｎ型の伝導型を持つ第１の半導体の上に、絶縁膜あ
るいは該第１の半導体より小さな電子親和力を有する第
２の半導体層を介して、ゲート電極として該第２の半導
体より大きな電子親和力を有するｎ型の第３の半導体層
を設けた電界効果トランジスタにおいて、該第３の半導
体層が電界効果トランジスタのソースに直接接触してい
ることを特徴とする半導体装置。 ２、ｐ型の伝導型を持つ第１の半導体の上に、絶縁膜あ
るいは、該第１の半導体より電子親和力と禁制帯幅の和
が大きな第２の半導体層を介して、ゲート電極として該
第２の半導体より電子親和力と禁制帯幅の和が小さなｐ
型の第３の半導体層を設けた電界効果トランジスタにお
いて、該第３の半導体層が電界効果トランジスタのソー
スに直接接触していることを特徴とする半導体装置。 ３、特許請求の範囲第１項または第２項に記載の半導体
装置において、ゲート電極である第３の半導体層とソー
ス部の上の半導体層とを、同時に同一の結晶成長により
形成したことを特徴とする半導体装置の製造方法。 ４、特許請求の範囲第１項または第２項に記載の半導体
装置は半導体集積回路の構成要素の１つである半導体装
置。 ５、特許請求の範囲第１項または第２項に記載の第１の
半導体装置と、これに隣接しかつ第１の半導体装置のソ
ースと共通な部分をドレインとして持つ他の電界効果ト
ランジスタとで構成してなるインバータを有することを
特徴とする半導体装置。 ６、特許請求の範囲第１項または第２項に記載の半導体
装置において、上記第１、第３の半導体層はＧａＡｓで
あり、上記第２の半導体層はＧａＡｌＡｓである半導体
装置。 ７、特許請求の範囲第１項または第２項に記載の半導体
装置において、上記第１、第３の半導体層はＩｎＧａＡ
ｓであり、上記第２の半導体層はＧａＡｌＡｓまたはＧ
ａＡｓである半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091558A JPH01264271A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091558A JPH01264271A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01264271A true JPH01264271A (ja) | 1989-10-20 |
Family
ID=14029838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091558A Pending JPH01264271A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01264271A (ja) |
-
1988
- 1988-04-15 JP JP63091558A patent/JPH01264271A/ja active Pending
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