JPH06209077A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06209077A JPH06209077A JP5001535A JP153593A JPH06209077A JP H06209077 A JPH06209077 A JP H06209077A JP 5001535 A JP5001535 A JP 5001535A JP 153593 A JP153593 A JP 153593A JP H06209077 A JPH06209077 A JP H06209077A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- collector
- semiconductor device
- substrate
- collector layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置及びその製造方法に関
し、選択成長を用いずに歩留り良く、かつ低コストで同
一基板上にバイポーラトランジスタとＨＥＭＴを形成す
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。 【構成】 ヘテロ接合バイポーラトランジスタとヘテロ
接合電界効果トランジスタが同一基板上に構成された半
導体装置において、基板１上にエミッタ層２、３ａ、ベ
ース層４ａ、ノンドープのコレクタ層５ａ及び該コレク
タ層５ａよりもバンドギャップの大きいサブコレクタ層
６ａが順次積層されてバイポーラトランジスタが構成さ
れ、該基板１上に該コレクタ層５ａと離間して該コレク
タ層５ａと同一材料からなるチャネル層５ｂ及び該サブ
コレクタ層６ａと離間して該サブコレクタ層６ａと同一
材料からなる電子供給層６ｂが順次積層されてヘテロ接
合電界効果トランジスタが構成されてなるように構成す
る。
し、選択成長を用いずに歩留り良く、かつ低コストで同
一基板上にバイポーラトランジスタとＨＥＭＴを形成す
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。 【構成】 ヘテロ接合バイポーラトランジスタとヘテロ
接合電界効果トランジスタが同一基板上に構成された半
導体装置において、基板１上にエミッタ層２、３ａ、ベ
ース層４ａ、ノンドープのコレクタ層５ａ及び該コレク
タ層５ａよりもバンドギャップの大きいサブコレクタ層
６ａが順次積層されてバイポーラトランジスタが構成さ
れ、該基板１上に該コレクタ層５ａと離間して該コレク
タ層５ａと同一材料からなるチャネル層５ｂ及び該サブ
コレクタ層６ａと離間して該サブコレクタ層６ａと同一
材料からなる電子供給層６ｂが順次積層されてヘテロ接
合電界効果トランジスタが構成されてなるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、詳しくは、ヘテロ接合バイポーラトラン
ジスタ（ＨＢＴ）とヘテロ接合電界効果トランジスタ
（ＨＥＭＴ）を化合物半導体集積回路等に適用すること
ができ、特に、選択成長を用いずに歩留り良く、かつ低
コストで同一基板上にＨＢＴとＨＥＭＴを混成集積して
形成することができる半導体装置及びその製造方法に関
する。
造方法に係り、詳しくは、ヘテロ接合バイポーラトラン
ジスタ（ＨＢＴ）とヘテロ接合電界効果トランジスタ
（ＨＥＭＴ）を化合物半導体集積回路等に適用すること
ができ、特に、選択成長を用いずに歩留り良く、かつ低
コストで同一基板上にＨＢＴとＨＥＭＴを混成集積して
形成することができる半導体装置及びその製造方法に関
する。
【０００２】近時、化合物半導体を用いたＨＢＴとＨＥ
ＭＴは共に優れた高周波特性及び高速特性を有するた
め、超高速デジタル通信やマイクロ波、ミリ波帯通信等
の応用に期待されている。ＨＢＴとＨＥＭＴは各々幾つ
かの長所、短所を有し、例えばその一例を挙げると、低
雑音アンプを構成する場合には、ＨＥＭＴではＮＦが非
常に小さく、ＨＢＴでは非常に大きいので、ＨＥＭＴを
用いた方が有利であり、また位相雑音においては、ＨＥ
ＭＴでは非常に大きく、ＨＢＴでは非常に小さいので、
ＶＣＯ等を構成する場合は、ＨＢＴを用いた方が有利で
ある。このため、両者の欠点を互いに補い、長所を活か
すためにＨＢＴとＨＥＭＴを混成集積する混成集積回路
の研究開発が盛んに行われている。
ＭＴは共に優れた高周波特性及び高速特性を有するた
め、超高速デジタル通信やマイクロ波、ミリ波帯通信等
の応用に期待されている。ＨＢＴとＨＥＭＴは各々幾つ
かの長所、短所を有し、例えばその一例を挙げると、低
雑音アンプを構成する場合には、ＨＥＭＴではＮＦが非
常に小さく、ＨＢＴでは非常に大きいので、ＨＥＭＴを
用いた方が有利であり、また位相雑音においては、ＨＥ
ＭＴでは非常に大きく、ＨＢＴでは非常に小さいので、
ＶＣＯ等を構成する場合は、ＨＢＴを用いた方が有利で
ある。このため、両者の欠点を互いに補い、長所を活か
すためにＨＢＴとＨＥＭＴを混成集積する混成集積回路
の研究開発が盛んに行われている。
【０００３】
【従来の技術】図４は従来の半導体装置の構造を示す断
面図である。図示例はＨＢＴとＨＥＭＴの混成集積回路
に適用する場合である。この図４に示す如く、まず、半
絶縁性ＧａＡｓ基板31上に選択エピタキシャル成長法に
よりｎ+ −ＧａＡｓコレクタ層32、ｎ- −ＧａＡｓベー
ス層33、ｐ+ −ＧａＡｓベースキャップ層34、ｎ−Ａｌ
ＧａＡｓエミッタ層35及びｎ+ −ＧａＡｓエミッタキャ
ップ層36を順次形成し、ｎ+ −ＧａＡｓエミッタキャッ
プ層36上にエミッタ電極37を形成し、ｐ+ −ＧａＡｓベ
ースキャップ層34上にベース電極38を形成し、ｎ+ −Ｇ
ａＡｓコレクタ層32上にコレクタ電極39を形成すること
により、ＨＢＴを構成する。なお、この時、ＨＥＭＴ側
の積層される各層はエッチングにより除去する。次に、
ＧａＡｓ基板31上の他の部分に選択エピタキシャル成長
法により、ノンドープＧａＡｓチャネル層41、ｎ+ −Ａ
ｌＧａＡｓ電子供給層42及びｎ+ −ＧａＡｓキャップ層
43を順次形成し、ｎ+ −ＧａＡｓキャップ層43上にオー
ミック電極であるソース／ドレイン電極44を形成し、ｎ
+ −ＡｌＧａＡｓ電子供給層42上にショットキー電極で
あるゲート電極45を形成することにより、ＨＥＭＴを構
成している。なお、この時、形成済みのＨＢＴはマスク
で覆って保護される。
面図である。図示例はＨＢＴとＨＥＭＴの混成集積回路
に適用する場合である。この図４に示す如く、まず、半
絶縁性ＧａＡｓ基板31上に選択エピタキシャル成長法に
よりｎ+ −ＧａＡｓコレクタ層32、ｎ- −ＧａＡｓベー
ス層33、ｐ+ −ＧａＡｓベースキャップ層34、ｎ−Ａｌ
ＧａＡｓエミッタ層35及びｎ+ −ＧａＡｓエミッタキャ
ップ層36を順次形成し、ｎ+ −ＧａＡｓエミッタキャッ
プ層36上にエミッタ電極37を形成し、ｐ+ −ＧａＡｓベ
ースキャップ層34上にベース電極38を形成し、ｎ+ −Ｇ
ａＡｓコレクタ層32上にコレクタ電極39を形成すること
により、ＨＢＴを構成する。なお、この時、ＨＥＭＴ側
の積層される各層はエッチングにより除去する。次に、
ＧａＡｓ基板31上の他の部分に選択エピタキシャル成長
法により、ノンドープＧａＡｓチャネル層41、ｎ+ −Ａ
ｌＧａＡｓ電子供給層42及びｎ+ −ＧａＡｓキャップ層
43を順次形成し、ｎ+ −ＧａＡｓキャップ層43上にオー
ミック電極であるソース／ドレイン電極44を形成し、ｎ
+ −ＡｌＧａＡｓ電子供給層42上にショットキー電極で
あるゲート電極45を形成することにより、ＨＥＭＴを構
成している。なお、この時、形成済みのＨＢＴはマスク
で覆って保護される。
【０００４】
【発明が解決しようとする課題】上記したように、従来
の半導体装置及びその製造方法では、ＨＢＴとＨＥＭＴ
を選択エピタキシャル成長法により別々に形成している
が、この選択成長法では、ＨＥＭＴを形成する際、形成
済みのＨＢＴをマスクで保護しなければならないが、こ
のマスクがＨＥＭＴ形成時の成膜、エッチング等にダメ
ージを受け易く、素子側を保護するには不十分であった
り、ダメージ受けないように厚く形成すると、ＨＢＴと
ＨＥＭＴ間の距離が極端に大きくなって黴細化に向かな
かったり、素子のばらつきも大きくなり易い等、歩留り
が悪くなるという問題があった。このように、選択成長
法は各種問題を抱えており、未だ確定されて技術ではな
かった。
の半導体装置及びその製造方法では、ＨＢＴとＨＥＭＴ
を選択エピタキシャル成長法により別々に形成している
が、この選択成長法では、ＨＥＭＴを形成する際、形成
済みのＨＢＴをマスクで保護しなければならないが、こ
のマスクがＨＥＭＴ形成時の成膜、エッチング等にダメ
ージを受け易く、素子側を保護するには不十分であった
り、ダメージ受けないように厚く形成すると、ＨＢＴと
ＨＥＭＴ間の距離が極端に大きくなって黴細化に向かな
かったり、素子のばらつきも大きくなり易い等、歩留り
が悪くなるという問題があった。このように、選択成長
法は各種問題を抱えており、未だ確定されて技術ではな
かった。
【０００５】また、ＨＢＴとＨＥＭＴを選択成長法で別
々に形成していたため、各層及び各電極を各々独立に形
成しなければならず、工程数が多くなってしまい、製造
コストが嵩んでしまうという問題があった。そこで本発
明は、選択成長を用いずに歩留り良く、かつ低コストで
同一基板上にＨＢＴとＨＥＭＴを形成することができる
半導体装置及びその製造方法を提供することを目的とし
ている。
々に形成していたため、各層及び各電極を各々独立に形
成しなければならず、工程数が多くなってしまい、製造
コストが嵩んでしまうという問題があった。そこで本発
明は、選択成長を用いずに歩留り良く、かつ低コストで
同一基板上にＨＢＴとＨＥＭＴを形成することができる
半導体装置及びその製造方法を提供することを目的とし
ている。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、ヘテロ接合バイポーラトランジ
スタとヘテロ接合電界効果トランジスタが同一基板上に
構成された半導体装置において、基板上にエミッタ層、
ベース層、ノンドープのコレクタ層及び該コレクタ層よ
りもバンドギャップの大きいサブコレクタ層が順次積層
されてヘテロ接合バイポーラトランジスタが構成され、
該基板上に該コレクタ層と離間して該コレクタ層と同一
材料からなるチャネル層及び該サブコレクタ層と離間し
て該サブコレクタ層と同一材料からなる電子供給層が順
次積層されてヘテロ接合電界効果トランジスタが構成さ
れてなるものである。
は上記目的達成のため、ヘテロ接合バイポーラトランジ
スタとヘテロ接合電界効果トランジスタが同一基板上に
構成された半導体装置において、基板上にエミッタ層、
ベース層、ノンドープのコレクタ層及び該コレクタ層よ
りもバンドギャップの大きいサブコレクタ層が順次積層
されてヘテロ接合バイポーラトランジスタが構成され、
該基板上に該コレクタ層と離間して該コレクタ層と同一
材料からなるチャネル層及び該サブコレクタ層と離間し
て該サブコレクタ層と同一材料からなる電子供給層が順
次積層されてヘテロ接合電界効果トランジスタが構成さ
れてなるものである。
【０００７】本発明による半導体装置の製造方法は、上
記目的達成のため、基板上にエミッタ層、ベース層、チ
ャネル層を兼ねたノンドープのコレクタ層、該コレクタ
層よりもバンドギャップが大きい、かつ電子供給層を兼
ねたサブコレクタ層を及びキャップ層を順次形成する工
程と、次いで、該キャップ層を所定の形状にエッチング
して該サブコレクタ層を露出させる工程と、次いで、該
電子供給層を兼ねたサブコレクタ層及びチャネル層を兼
ねた該コレクタ層を所定の形状でエッチングしてサブコ
レクタ層を形成するとともに、該サブコレクタ層と離間
した電子供給層を形成し、かつコレクタ層を形成すると
ともに、該コレクタ層と離間したチャネル層を形成し、
更に、該ベース層を露出させる工程と、次いで、該ベー
ス層及び該エミッタ層を所定の形状でエッチングする工
程とを含むものである。
記目的達成のため、基板上にエミッタ層、ベース層、チ
ャネル層を兼ねたノンドープのコレクタ層、該コレクタ
層よりもバンドギャップが大きい、かつ電子供給層を兼
ねたサブコレクタ層を及びキャップ層を順次形成する工
程と、次いで、該キャップ層を所定の形状にエッチング
して該サブコレクタ層を露出させる工程と、次いで、該
電子供給層を兼ねたサブコレクタ層及びチャネル層を兼
ねた該コレクタ層を所定の形状でエッチングしてサブコ
レクタ層を形成するとともに、該サブコレクタ層と離間
した電子供給層を形成し、かつコレクタ層を形成すると
ともに、該コレクタ層と離間したチャネル層を形成し、
更に、該ベース層を露出させる工程と、次いで、該ベー
ス層及び該エミッタ層を所定の形状でエッチングする工
程とを含むものである。
【０００８】本発明においては、前記キャップ層上にコ
レクタ電極及びソース／ドレイン電極を同時に形成する
場合が好ましく、この場合、従来のコレクタ電極とソー
ス／ドレイン電極を別々に形成する場合よりも工程数を
減らすことができるので、製造コストを低減させること
ができる。本発明においては、前記電子供給層上にゲー
ト電極を形成すると同時に、該ベース層上にベース電極
を形成する場合が好ましくは、この場合、従来のゲート
電極とベース電極を別々に形成する場合よりも工程数を
減らすことができるので、製造コストを低減することが
できる。
レクタ電極及びソース／ドレイン電極を同時に形成する
場合が好ましく、この場合、従来のコレクタ電極とソー
ス／ドレイン電極を別々に形成する場合よりも工程数を
減らすことができるので、製造コストを低減させること
ができる。本発明においては、前記電子供給層上にゲー
ト電極を形成すると同時に、該ベース層上にベース電極
を形成する場合が好ましくは、この場合、従来のゲート
電極とベース電極を別々に形成する場合よりも工程数を
減らすことができるので、製造コストを低減することが
できる。
【０００９】
【作用】本発明では、後述する図１〜３に示す如く、Ｈ
ＢＴのコレクタ層５ａにノンドープ層を用い、このノン
ドープ層をＨＥＭＴのチャネル層５ｂに用いて共通化
し、ＨＢＴのサブコレクタ層６ａにコレクタ層５ａより
もバンドギャップの大きい材料からなる層を用い、この
コレクタ層５ａよりバンドギャップの大きい層をＨＥＭ
Ｔの電子供給層６ｂに用いて共通化するように構成した
ため、選択成長技術を用いずに同一基板１上にＨＢＴと
ＨＥＭＴを同時に形成することができる。しかも、選択
成長技術ではなく通常の半導体プロセス技術を用いるこ
とができるため、従来の選択成長技術で別々に形成する
場合よりも工程数を減らして低コストで形成することが
できるとともに、従来の選択成長技術のような難しいマ
スク形成等必要ないので、歩留り良く形成することがで
きる。
ＢＴのコレクタ層５ａにノンドープ層を用い、このノン
ドープ層をＨＥＭＴのチャネル層５ｂに用いて共通化
し、ＨＢＴのサブコレクタ層６ａにコレクタ層５ａより
もバンドギャップの大きい材料からなる層を用い、この
コレクタ層５ａよりバンドギャップの大きい層をＨＥＭ
Ｔの電子供給層６ｂに用いて共通化するように構成した
ため、選択成長技術を用いずに同一基板１上にＨＢＴと
ＨＥＭＴを同時に形成することができる。しかも、選択
成長技術ではなく通常の半導体プロセス技術を用いるこ
とができるため、従来の選択成長技術で別々に形成する
場合よりも工程数を減らして低コストで形成することが
できるとともに、従来の選択成長技術のような難しいマ
スク形成等必要ないので、歩留り良く形成することがで
きる。
【００１０】
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明の一実施例に則した半導体装置の構造を示す
断面図である。図示例はＨＢＴとＨＥＭＴの混成集積回
路に適用する場合であり、領域Ａにはコレクタアップ型
ＨＢＴが形成され、領域ＢにはＨＥＭＴが共に同一基板
上に形成されている。まず、領域ＡのＨＢＴ側を説明す
る。図１において、１は半絶縁性ＧａＡｓ等の基板であ
り、２は基板１上に形成されたエミッタキャップを兼ね
たｎ+−ＧａＡｓ等のキャップ層であり、３ａはキャッ
プ層２上に形成されたｎ−ＡｌＧａＡｓ等のエミッタ層
であり、４ａはエミッタ層３ａ上に形成されたｐ+ −Ｇ
ａＡｓ等のベース層である。次いで、５ａはベース層４
ａ上に形成されたｉ−ＧａＡｓ等のコレクタ層であり、
６ａはコレクタ層５ａ上に形成されたコレクタ層５ａよ
りもバンドギャップの大きいｎ+ −ＡｌＧａＡｓ等のサ
ブコレクタ層であり、７ａはサブコレクタ層６ａ上に形
成されたｎ+ −ＧａＡｓ等のコレクタキャップ層であ
る。次いで、８はコレクタキャップ層７ａ上に形成され
たＡｕＧｅ／Ａｕ等のコレクタ電極であり、９はベース
層４ａ上に形成されたＴｉ／Ｐｔ／Ａｕ等のベース電極
であり、10はキャップ層２上に形成されたＡｕＧｅ／Ａ
ｕ等のエミッタ電極であり、以上の各部からＨＢＴが構
成される。次に、領域ＢのＨＥＭＴ側を説明する。図１
において、３ｂはキャップ層２上に形成されたエミッタ
層３ａと同一材料からなるｎ−ＡｌＧａＡｓ層であり、
４ｂはｎ−ＡｌＧａＡｓ層３ｂ上に形成されたベース層
４ａと同一材料からなるｐ+ −ＧａＡｓ層であり、５ｂ
はｐ+ −ＧａＡｓ層４ｂ上に形成されたｐ+ −ＧａＡｓ
層４ｂよりもバンドギャップの大きいコレクタ層５ａと
同一材料からなるｉ−ＧａＡｓチャネル層であり、５ｃ
はチャネル層５ｂ上部に形成される２次元電子ガスであ
り、６ｂはチャネル層５ｂ上に形成されたサブコレクタ
層６ａと同一材料からなるｎ+ −ＡｌＧａＡｓ電子供給
層であり、７ｂは電子供給層６ｂ上に形成されたコレク
タキャップ層７ａと同一材料からなるｎ+ −ＧａＡｓ等
のキャップ層である。そして、11は電子供給層６ｂ上に
形成されたＴｉ／Ｐｔ／Ａｕ等のゲート電極であり、12
はキャップ層７ｂ上に形成されたＡｕＧｅ／Ａｕ等のソ
ース／ドレイン電極であり、以上の各部からＨＥＭＴが
構成される。なお、13はＨＢＴとＨＥＭＴを素子分離す
るためのキャップ層２から基板１にまで形成された素子
分離領域である。
１は本発明の一実施例に則した半導体装置の構造を示す
断面図である。図示例はＨＢＴとＨＥＭＴの混成集積回
路に適用する場合であり、領域Ａにはコレクタアップ型
ＨＢＴが形成され、領域ＢにはＨＥＭＴが共に同一基板
上に形成されている。まず、領域ＡのＨＢＴ側を説明す
る。図１において、１は半絶縁性ＧａＡｓ等の基板であ
り、２は基板１上に形成されたエミッタキャップを兼ね
たｎ+−ＧａＡｓ等のキャップ層であり、３ａはキャッ
プ層２上に形成されたｎ−ＡｌＧａＡｓ等のエミッタ層
であり、４ａはエミッタ層３ａ上に形成されたｐ+ −Ｇ
ａＡｓ等のベース層である。次いで、５ａはベース層４
ａ上に形成されたｉ−ＧａＡｓ等のコレクタ層であり、
６ａはコレクタ層５ａ上に形成されたコレクタ層５ａよ
りもバンドギャップの大きいｎ+ −ＡｌＧａＡｓ等のサ
ブコレクタ層であり、７ａはサブコレクタ層６ａ上に形
成されたｎ+ −ＧａＡｓ等のコレクタキャップ層であ
る。次いで、８はコレクタキャップ層７ａ上に形成され
たＡｕＧｅ／Ａｕ等のコレクタ電極であり、９はベース
層４ａ上に形成されたＴｉ／Ｐｔ／Ａｕ等のベース電極
であり、10はキャップ層２上に形成されたＡｕＧｅ／Ａ
ｕ等のエミッタ電極であり、以上の各部からＨＢＴが構
成される。次に、領域ＢのＨＥＭＴ側を説明する。図１
において、３ｂはキャップ層２上に形成されたエミッタ
層３ａと同一材料からなるｎ−ＡｌＧａＡｓ層であり、
４ｂはｎ−ＡｌＧａＡｓ層３ｂ上に形成されたベース層
４ａと同一材料からなるｐ+ −ＧａＡｓ層であり、５ｂ
はｐ+ −ＧａＡｓ層４ｂ上に形成されたｐ+ −ＧａＡｓ
層４ｂよりもバンドギャップの大きいコレクタ層５ａと
同一材料からなるｉ−ＧａＡｓチャネル層であり、５ｃ
はチャネル層５ｂ上部に形成される２次元電子ガスであ
り、６ｂはチャネル層５ｂ上に形成されたサブコレクタ
層６ａと同一材料からなるｎ+ −ＡｌＧａＡｓ電子供給
層であり、７ｂは電子供給層６ｂ上に形成されたコレク
タキャップ層７ａと同一材料からなるｎ+ −ＧａＡｓ等
のキャップ層である。そして、11は電子供給層６ｂ上に
形成されたＴｉ／Ｐｔ／Ａｕ等のゲート電極であり、12
はキャップ層７ｂ上に形成されたＡｕＧｅ／Ａｕ等のソ
ース／ドレイン電極であり、以上の各部からＨＥＭＴが
構成される。なお、13はＨＢＴとＨＥＭＴを素子分離す
るためのキャップ層２から基板１にまで形成された素子
分離領域である。
【００１１】次に、図２、３は本発明の一実施例に則し
た半導体装置の製造方法を説明する図である。図２、３
において、図１と同一符号は同一又は相当部分を示し、
３はキャップ層２上のＨＢＴ及びＨＥＭＴの領域Ａ、Ｂ
にかけて成膜されたｎ−ＡｌＧａＡｓ等のエミッタ層で
あり、４はエミッタ層３上に成膜されたベース層であ
り、５はベース層４上に成膜されたｉ−ＧａＡｓ等のチ
ャネル層を兼ねたコレクタ層であり、６はチャネル層を
兼ねたコレクタ層５上に成膜されたｎ+ −ＡｌＧａＡｓ
等の電子供給層を兼ねたサブコレクタ層であり、７は電
子供給層を兼ねたサブコレクタ層６上に成膜されたｎ+
−ＧａＡｓ等のキャップ層である。
た半導体装置の製造方法を説明する図である。図２、３
において、図１と同一符号は同一又は相当部分を示し、
３はキャップ層２上のＨＢＴ及びＨＥＭＴの領域Ａ、Ｂ
にかけて成膜されたｎ−ＡｌＧａＡｓ等のエミッタ層で
あり、４はエミッタ層３上に成膜されたベース層であ
り、５はベース層４上に成膜されたｉ−ＧａＡｓ等のチ
ャネル層を兼ねたコレクタ層であり、６はチャネル層を
兼ねたコレクタ層５上に成膜されたｎ+ −ＡｌＧａＡｓ
等の電子供給層を兼ねたサブコレクタ層であり、７は電
子供給層を兼ねたサブコレクタ層６上に成膜されたｎ+
−ＧａＡｓ等のキャップ層である。
【００１２】次に、その半導体装置の製造方法について
説明する。まず、図２（ａ）に示すように、ＭＯＣＶＤ
法等により半絶縁性ＧａＡｓ基板１上にＳｉドーパント
不純物濃度５×１０18ｃｍ-3で膜厚５０００Å程度のｎ
+−ＧａＡｓエミッタキャップ層２、Ｓｉドーパント不
純物濃度５×１０17ｃｍ-3で膜厚１５００Å程度のｎ−
ＡｌX Ｇａ1-X Ａｓ（Ｘ＝０．３）エミッタ層３、カー
ボン（Ｃ）ドーパント不純物濃度４×１０19ｃｍ-3膜厚
で７００Å程度のｐ + −ＧａＡｓベース層４、膜厚４０
００Å程度のｉ−ＧａＡｓチャネル層を兼ねたコレクタ
層５、Ｓｉドーパント不純物濃度２×１０18ｃｍ-3で膜
厚２５０Å程度のｎ+ −ＡｌX Ｇａ1-X Ａｓ電子供給層
を兼ねたサブコレクタ層６及びＳｉドーパント不純物濃
度５×１０18ｃｍ-3で膜厚５００Å程度のｎ+ −ＧａＡ
ｓキャップ層７を順次成膜する。
説明する。まず、図２（ａ）に示すように、ＭＯＣＶＤ
法等により半絶縁性ＧａＡｓ基板１上にＳｉドーパント
不純物濃度５×１０18ｃｍ-3で膜厚５０００Å程度のｎ
+−ＧａＡｓエミッタキャップ層２、Ｓｉドーパント不
純物濃度５×１０17ｃｍ-3で膜厚１５００Å程度のｎ−
ＡｌX Ｇａ1-X Ａｓ（Ｘ＝０．３）エミッタ層３、カー
ボン（Ｃ）ドーパント不純物濃度４×１０19ｃｍ-3膜厚
で７００Å程度のｐ + −ＧａＡｓベース層４、膜厚４０
００Å程度のｉ−ＧａＡｓチャネル層を兼ねたコレクタ
層５、Ｓｉドーパント不純物濃度２×１０18ｃｍ-3で膜
厚２５０Å程度のｎ+ −ＡｌX Ｇａ1-X Ａｓ電子供給層
を兼ねたサブコレクタ層６及びＳｉドーパント不純物濃
度５×１０18ｃｍ-3で膜厚５００Å程度のｎ+ −ＧａＡ
ｓキャップ層７を順次成膜する。
【００１３】次に、図２（ｂ）に示すように、蒸着法と
ＲＩＥ法等によりキャップ層７上にＡｕＧｅ／Ａｕ（３
００Å／３００Å）コレクタ電極８を形成すると同時
に、キャップ層７上にＡｕＧｅ／Ａｕ（３００Å／３０
０Å）ソース／ドレイン電極12を形成する。次いで、オ
ーミックコンタクトを取るために４５０℃程度の熱処理
を行う。
ＲＩＥ法等によりキャップ層７上にＡｕＧｅ／Ａｕ（３
００Å／３００Å）コレクタ電極８を形成すると同時
に、キャップ層７上にＡｕＧｅ／Ａｕ（３００Å／３０
０Å）ソース／ドレイン電極12を形成する。次いで、オ
ーミックコンタクトを取るために４５０℃程度の熱処理
を行う。
【００１４】次に、図２（ｃ）に示すように、ＲＩＥ法
等によりコレクタ電極８及びソース／ドレイン電極12を
マスクとしてキャップ層７を所定の形状にエッチングし
てコレクタキャップ層７ａを形成するとともに、ソース
／ドレイン用のキャップ層７ｂを形成する。この時、電
子供給層を兼ねたサブコレクタ層６が露出される。次
に、図２（ｄ）に示すように、蒸着法とＲＩＥ法等によ
りソース／ドレイン用のキャップ層７ｂ間の電子供給層
を兼ねたサブコレクタ層６上にＴｉ／Ｐｔ／Ａｕ（１０
００Å／９００Å／３０００Å）ゲート電極11を形成す
る。
等によりコレクタ電極８及びソース／ドレイン電極12を
マスクとしてキャップ層７を所定の形状にエッチングし
てコレクタキャップ層７ａを形成するとともに、ソース
／ドレイン用のキャップ層７ｂを形成する。この時、電
子供給層を兼ねたサブコレクタ層６が露出される。次
に、図２（ｄ）に示すように、蒸着法とＲＩＥ法等によ
りソース／ドレイン用のキャップ層７ｂ間の電子供給層
を兼ねたサブコレクタ層６上にＴｉ／Ｐｔ／Ａｕ（１０
００Å／９００Å／３０００Å）ゲート電極11を形成す
る。
【００１５】次に、図３（ａ）に示すように、ＲＩＥ法
等により電子供給層を兼ねたサブコレクタ層６及びチャ
ネル層を兼ねたコレクタ層５を所定の形状にエッチング
してサブコレクタ層６ａを形成するとともに、サブコレ
クタ層６ａと離間した電子供給層６ｂを形成し、かつコ
レクタ層５ａを形成するとともに、コレクタ層５ａと離
間したチャネル層５ｂを形成する。この時、ベース層４
が露出される。
等により電子供給層を兼ねたサブコレクタ層６及びチャ
ネル層を兼ねたコレクタ層５を所定の形状にエッチング
してサブコレクタ層６ａを形成するとともに、サブコレ
クタ層６ａと離間した電子供給層６ｂを形成し、かつコ
レクタ層５ａを形成するとともに、コレクタ層５ａと離
間したチャネル層５ｂを形成する。この時、ベース層４
が露出される。
【００１６】次に、図３（ｂ）に示すように、蒸着法と
ＲＩＥ法等によりベース層４上にノンナロイオーミック
コンタクトとなるＴｉ／Ｐｔ／Ａｕ（１０００Å／９０
０Å／３０００Å）ベース電極９を形成する。次に、図
３（ｃ）に示すように、ＲＩＥ法等によりベース層４及
びエミッタ層３をエッチングしてベース層４ａを形成す
るとともに、ベース層４ａと離間したｐ+ −ＧａＡｓ層
４ｂを形成し、かつエミッタ層３ａを形成するととも
に、エミッタ層３ａと離間したｎ−ＡｌＧａＡｓ層３ｂ
を形成する。この時、キャップ層２が露出される。そし
て、蒸着法とＲＩＥ法等によりキャップ層２上にＡｕＧ
ｅ／Ａｕ（３００Å／３０００Å）エミッタ電極10を形
成した後、良好なコンタクト抵抗を取るために４５０℃
程度の熱処理を行い、その後、ＨＢＴとＨＥＭＴを素子
分離するためにキャップ層２から基板１までに素子分離
領域13を形成することにより、図１に示すような半導体
装置を得ることができる。
ＲＩＥ法等によりベース層４上にノンナロイオーミック
コンタクトとなるＴｉ／Ｐｔ／Ａｕ（１０００Å／９０
０Å／３０００Å）ベース電極９を形成する。次に、図
３（ｃ）に示すように、ＲＩＥ法等によりベース層４及
びエミッタ層３をエッチングしてベース層４ａを形成す
るとともに、ベース層４ａと離間したｐ+ −ＧａＡｓ層
４ｂを形成し、かつエミッタ層３ａを形成するととも
に、エミッタ層３ａと離間したｎ−ＡｌＧａＡｓ層３ｂ
を形成する。この時、キャップ層２が露出される。そし
て、蒸着法とＲＩＥ法等によりキャップ層２上にＡｕＧ
ｅ／Ａｕ（３００Å／３０００Å）エミッタ電極10を形
成した後、良好なコンタクト抵抗を取るために４５０℃
程度の熱処理を行い、その後、ＨＢＴとＨＥＭＴを素子
分離するためにキャップ層２から基板１までに素子分離
領域13を形成することにより、図１に示すような半導体
装置を得ることができる。
【００１７】このように、本実施例では、ＨＢＴのコレ
クタ層５ａにノンドープ層を用い、このノンドープ層を
ＨＥＭＴのチャネル層５ｂに用いて共通化し、ＨＢＴの
サブコレクタ層６ａにコレクタ層５ａよりもバンドギャ
ップの大きい材料からなる層を用い、このコレクタ層５
ａよりバンドギャップの大きい層をＨＥＭＴの電子供給
層６ｂに用いて共通化するように構成したため、選択成
長技術を用いずに同一基板１上にＨＢＴとＨＥＭＴを同
時に形成することができる。しかも、選択成長技術では
なく通常の半導体プロセス技術を用いることができるた
め、従来の選択成長技術で別々に形成する場合よりも工
程数を減らして低コストで形成することができるととも
に、従来の選択成長技術のような難しいマスク形成等必
要ないので、歩留り良く、形成することができる。
クタ層５ａにノンドープ層を用い、このノンドープ層を
ＨＥＭＴのチャネル層５ｂに用いて共通化し、ＨＢＴの
サブコレクタ層６ａにコレクタ層５ａよりもバンドギャ
ップの大きい材料からなる層を用い、このコレクタ層５
ａよりバンドギャップの大きい層をＨＥＭＴの電子供給
層６ｂに用いて共通化するように構成したため、選択成
長技術を用いずに同一基板１上にＨＢＴとＨＥＭＴを同
時に形成することができる。しかも、選択成長技術では
なく通常の半導体プロセス技術を用いることができるた
め、従来の選択成長技術で別々に形成する場合よりも工
程数を減らして低コストで形成することができるととも
に、従来の選択成長技術のような難しいマスク形成等必
要ないので、歩留り良く、形成することができる。
【００１８】また、キャップ層７上にコレクタ電極８及
びソース／ドレイン電極12を同時に形成したため、従来
のコレクタ電極とソース／ドレイン電極を別々に形成す
る場合よりも工程数を減らすことができるので、製造コ
ストを低減することができる。なお、上記実施例では、
ゲート電極11とベース電極９別々に形成する場合につい
て説明したが、本発明はこれのみに限定されるものでは
なく、電子供給層６ｂ上にゲート電極11を形成すると同
時に、ベース層４ａ上にベース電極９を形成するように
してもよく、この場合、従来のゲート電極とベース電極
を別々に形成する場合よりも工程数を減らすことができ
るので、製造コストを低減することができる。
びソース／ドレイン電極12を同時に形成したため、従来
のコレクタ電極とソース／ドレイン電極を別々に形成す
る場合よりも工程数を減らすことができるので、製造コ
ストを低減することができる。なお、上記実施例では、
ゲート電極11とベース電極９別々に形成する場合につい
て説明したが、本発明はこれのみに限定されるものでは
なく、電子供給層６ｂ上にゲート電極11を形成すると同
時に、ベース層４ａ上にベース電極９を形成するように
してもよく、この場合、従来のゲート電極とベース電極
を別々に形成する場合よりも工程数を減らすことができ
るので、製造コストを低減することができる。
【００１９】
【発明の効果】本発明によれば、選択成長を用いずに歩
留り良く、かつ低コストで同一基板上にＨＢＴとＨＥＭ
Ｔを形成することができるという効果がある。
留り良く、かつ低コストで同一基板上にＨＢＴとＨＥＭ
Ｔを形成することができるという効果がある。
【図１】本発明の一実施例に則した半導体装置の構造を
示す断面図である。
示す断面図である。
【図２】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図３】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図４】従来例の半導体装置の構造を示す断面図であ
る。
る。
１ 基板 ２ キャップ層 ３、３ａ エミッタ層 ３ｂ ｎ−ＡｌＧａＡｓ層 ４、４ａ ベース層 ４ｂ ｐ+ −ＧａＡｓ層 ５、５ａ コレクタ層 ５ｂ チャネル層 ５ｃ ２次元電子ガス ６、６ａ サブコレクタ層 ６ｂ 電子供給層 ７ａ コレクタキャップ層 ７、７ｂ キャップ層 ８ コレクタ電極 ９ ベース電極 10 エミッタ電極 11 ゲート電極 12 ソース／ドレイン電極 13 素子分離領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 21/338 29/812 27/095 8427−4Ｍ Ｈ０１Ｌ 29/72 7376−4Ｍ 29/80 Ｈ 7376−4Ｍ Ｅ
Claims (4)
- 【請求項１】 ヘテロ接合バイポーラトランジスタとヘ
テロ接合電界効果トランジスタが同一基板上に構成され
た半導体装置において、基板（１）上にエミッタ層
（２、３ａ）、ベース層（４ａ）、ノンドープのコレク
タ層（５ａ）及び該コレクタ層（５ａ）よりもバンドギ
ャップの大きいサブコレクタ層（６ａ）が順次積層され
てヘテロ接合バイポーラトランジスタが構成され、該基
板（１）上に該コレクタ層（５ａ）と離間して該コレク
タ層（５ａ）と同一材料からなるチャネル層（５ｂ）及
び該サブコレクタ層（６ａ）と離間して該サブコレクタ
層（６ａ）と同一材料からなる電子供給層（６ｂ）が順
次積層されてヘテロ接合電界効果トランジスタが構成さ
れてなることを特徴とする半導体装置。 - 【請求項２】 基板（１）上にエミッタ層（２、３）、
ベース層（４）、チャネル層を兼ねたノンドープのコレ
クタ層（５）、該コレクタ層（５）よりもバンドギャッ
プが大きく、かつ電子供給層を兼ねたサブコレクタ層
（６）及びキャップ層（７）を順次形成する工程と、 次いで、該キャップ層（７）を所定の形状にエッチング
して該サブコレクタ層（６）を露出させる工程と、 次いで、該電子供給層を兼ねたサブコレクタ層（６）及
びチャネル層を兼ねた該コレクタ層（５）を所定の形状
でエッチングしてサブコレクタ層（６ａ）を形成すると
ともに、該サブコレクタ層（６ａ）と離間した電子供給
層（６ｂ）を形成し、かつコレクタ層（５ａ）を形成す
るとともに、該コレクタ層（５ａ）と離間したチャネル
層（５ｂ）を形成し、更に、該ベース層（４）を露出さ
せる工程と、 次いで、該ベース層（４）及び該エミッタ層（３）を所
定の形状でエッチングする工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項３】前記キャップ層（７）上にコレクタ電極
（８）及びソース／ドレイン電極（12）を同時に形成す
ることを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】前記電子供給層（６ｂ）上にゲート電極
（11）を形成すると同時に、該ベース層（４）上にベー
ス電極（９）を形成することを特徴とする請求項２乃至
３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001535A JPH06209077A (ja) | 1993-01-08 | 1993-01-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001535A JPH06209077A (ja) | 1993-01-08 | 1993-01-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209077A true JPH06209077A (ja) | 1994-07-26 |
Family
ID=11504222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5001535A Withdrawn JPH06209077A (ja) | 1993-01-08 | 1993-01-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209077A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2001052A2 (en) | 2007-06-04 | 2008-12-10 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| JP2011101031A (ja) * | 2003-10-22 | 2011-05-19 | Skyworks Solutions Inc | 増大した直線性および製造可能性を有するＦＥＴを含むＢｉＦＥＴ |
| CN113130478A (zh) * | 2021-04-13 | 2021-07-16 | 厦门市三安集成电路有限公司 | 一种射频芯片及制备方法 |
-
1993
- 1993-01-08 JP JP5001535A patent/JPH06209077A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011101031A (ja) * | 2003-10-22 | 2011-05-19 | Skyworks Solutions Inc | 増大した直線性および製造可能性を有するＦＥＴを含むＢｉＦＥＴ |
| EP2001052A2 (en) | 2007-06-04 | 2008-12-10 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| US7989845B2 (en) | 2007-06-04 | 2011-08-02 | Panasonic Corporation | Semiconductor device having a hetero-junction bipolar transistor and manufacturing method thereof |
| CN113130478A (zh) * | 2021-04-13 | 2021-07-16 | 厦门市三安集成电路有限公司 | 一种射频芯片及制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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