JPH09270522A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH09270522A JPH09270522A JP8076921A JP7692196A JPH09270522A JP H09270522 A JPH09270522 A JP H09270522A JP 8076921 A JP8076921 A JP 8076921A JP 7692196 A JP7692196 A JP 7692196A JP H09270522 A JPH09270522 A JP H09270522A
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Landscapes
- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】
【課題】 III −Ｖ族化合物半導体を用いた電界効果ト
ランジスタのうち、ＨＦＥＴではゲートリークが生じ易
く、ＭＩＳＦＥＴでは電流駆動能力が低下される。 【解決手段】 III −Ｖ族化合物半導体を用いた電界効
果トランジスタにおいて、ゲート電極２０下にバリア層
１３とチャンネル層１２とが積層状態に形成されてお
り、バリア層１３はチャンネル層１２を構成する半導体
層より禁制帯幅が大きく、不純物を添加しない半導体層
で形成され、かつ不純物が１原子面にドープされたドー
プ層１４が形成される。また、ソース、ドレイン領域３
０は高濃度半導体層で形成される。バリア層１３により
ゲートリークが抑制され、ドープ層１４により電流駆動
能力が高められる。また、ソース・ドレイン領域３０に
より低抵抗化が実現される。
ランジスタのうち、ＨＦＥＴではゲートリークが生じ易
く、ＭＩＳＦＥＴでは電流駆動能力が低下される。 【解決手段】 III −Ｖ族化合物半導体を用いた電界効
果トランジスタにおいて、ゲート電極２０下にバリア層
１３とチャンネル層１２とが積層状態に形成されてお
り、バリア層１３はチャンネル層１２を構成する半導体
層より禁制帯幅が大きく、不純物を添加しない半導体層
で形成され、かつ不純物が１原子面にドープされたドー
プ層１４が形成される。また、ソース、ドレイン領域３
０は高濃度半導体層で形成される。バリア層１３により
ゲートリークが抑制され、ドープ層１４により電流駆動
能力が高められる。また、ソース・ドレイン領域３０に
より低抵抗化が実現される。
Description
【０００１】
【発明の属する技術分野】本発明はIII −Ｖ族化合物半
導体を用いた電界効果トランジスタ及びその製造方法に
関するものであり、さらに詳しくはコンプリメンタリ素
子に適用するｐチャンネル電界効果トランジスタに適用
して好適な電界効果トランジスタ及びその製造方法に関
するものである。
導体を用いた電界効果トランジスタ及びその製造方法に
関するものであり、さらに詳しくはコンプリメンタリ素
子に適用するｐチャンネル電界効果トランジスタに適用
して好適な電界効果トランジスタ及びその製造方法に関
するものである。
【０００２】
【従来の技術】ＧａＡｓ，ＩｎＰに代表されるIII −Ｖ
族化合物半導体を用いたＭＥＳＦＥＴや高電子移動度ト
ランジスタ（ＨＥＭＴ）等の電界効果トランジスタ（Ｆ
ＥＴ）は、高周波デバイスや低雑音デバイスに広く応用
されている。また最近では、その低消費電力性が注目さ
れ、光通信用ＩＣとしても用いられている。特に化合物
半導体でコンプリメンタリ回路を構成した場合には、シ
リコンＣＭＯＳの性能をはるかに上回る高速、低消費電
力回路が期待でき、各所で開発が盛んに行われている。
族化合物半導体を用いたＭＥＳＦＥＴや高電子移動度ト
ランジスタ（ＨＥＭＴ）等の電界効果トランジスタ（Ｆ
ＥＴ）は、高周波デバイスや低雑音デバイスに広く応用
されている。また最近では、その低消費電力性が注目さ
れ、光通信用ＩＣとしても用いられている。特に化合物
半導体でコンプリメンタリ回路を構成した場合には、シ
リコンＣＭＯＳの性能をはるかに上回る高速、低消費電
力回路が期待でき、各所で開発が盛んに行われている。
【０００３】ここで問題となるのは、ｐ型素子の性能向
上である。たとえば、ＧａＡｓの場合、電子の移動度は
Ｓｉと比較して数倍速いが、ホールの移動度はＳｉとほ
とんど変わらないため、移動度向上の工夫が必要とな
る。その一つは、２次元電子ガスを用いるＨＥＭＴと同
様に、ヘテロ接合を形成して２次元ホールガスを発生さ
せ、これを利用する方法である。実際にＪ．Ｋ．Ａｂｒ
ｏｋｗａｈらや田川らがこの構造でｐチャンネル素子作
製を試みている。なお、Ａｂｒｏｋｗａｈらのデバイス
構造は、ｉ−ＡｌＧａＡｓ／ｉ−ＩｎＧａＡｓによるＭ
ＩＳＦＥＴ（Metal-Insulater-Semiconductor ＦＥＴ）
であり、田川らはｐ−ＡｌＧａＡｓ／ＩｎＧａＡｓで構
成されるｐチャンネルＨＦＥＴ（HeterojunctionＦＥ
Ｔ）である。これらの構造をとることにより、ホ−ル移
動度の向上とｇｍの向上を報告している。（J.K.Abrokw
ah et al. GaAS IC Symposium Digest p127,1993：田川
ら、１９９４年春季応用物理学予稿集 ＮＯ．３ ｐ11
87）。
上である。たとえば、ＧａＡｓの場合、電子の移動度は
Ｓｉと比較して数倍速いが、ホールの移動度はＳｉとほ
とんど変わらないため、移動度向上の工夫が必要とな
る。その一つは、２次元電子ガスを用いるＨＥＭＴと同
様に、ヘテロ接合を形成して２次元ホールガスを発生さ
せ、これを利用する方法である。実際にＪ．Ｋ．Ａｂｒ
ｏｋｗａｈらや田川らがこの構造でｐチャンネル素子作
製を試みている。なお、Ａｂｒｏｋｗａｈらのデバイス
構造は、ｉ−ＡｌＧａＡｓ／ｉ−ＩｎＧａＡｓによるＭ
ＩＳＦＥＴ（Metal-Insulater-Semiconductor ＦＥＴ）
であり、田川らはｐ−ＡｌＧａＡｓ／ＩｎＧａＡｓで構
成されるｐチャンネルＨＦＥＴ（HeterojunctionＦＥ
Ｔ）である。これらの構造をとることにより、ホ−ル移
動度の向上とｇｍの向上を報告している。（J.K.Abrokw
ah et al. GaAS IC Symposium Digest p127,1993：田川
ら、１９９４年春季応用物理学予稿集 ＮＯ．３ ｐ11
87）。
【０００４】また他の方法として、歪格子を用いる方法
もある。すなわちＧａＡｓに対してＩｎＧａＡｓは格子
定数が大きいため、Ｉｎ組成を大きくしてＧａＡｓ上に
成長すると、ＧａＡｓと歪応力を発生する。このような
歪層にｐ型ドーパントを添加すると、バンドの構造変化
により、ｐ型不純物の移動度が向上するのである。この
性質を利用して、歪チャンネルにドーピングしたデバイ
スも作製されている。（P.P.Ruden et al.IEEE Transac
tion on Electron Devices Vol.36 p2371,1989）
もある。すなわちＧａＡｓに対してＩｎＧａＡｓは格子
定数が大きいため、Ｉｎ組成を大きくしてＧａＡｓ上に
成長すると、ＧａＡｓと歪応力を発生する。このような
歪層にｐ型ドーパントを添加すると、バンドの構造変化
により、ｐ型不純物の移動度が向上するのである。この
性質を利用して、歪チャンネルにドーピングしたデバイ
スも作製されている。（P.P.Ruden et al.IEEE Transac
tion on Electron Devices Vol.36 p2371,1989）
【０００５】
【発明が解決しようとする課題】以上に述べた従来技術
では、次のような問題がある。まず、２次元ホールガス
を利用するＨＦＥＴでは、ホ−ル供給層としてＡｌＧａ
Ａｓ層にドーピングしてあるため、ゲートリークが起こ
りやすい構造になっている。ＭＩＳＦＥＴではＡｌＧａ
Ａｓ層はバリア層としてノンドープにしてあるので、ゲ
ートリークは少ないが、チャンネルにドーピングされて
いないため、電流駆動能力が落ちるという問題がある。
また歪チャンネルにドーピングするデバイスも含めて、
従来例のデバイスではバリア層の抵抗が高いため、ソー
ス抵抗Ｒｓが極めて大きくなるという問題がある。
では、次のような問題がある。まず、２次元ホールガス
を利用するＨＦＥＴでは、ホ−ル供給層としてＡｌＧａ
Ａｓ層にドーピングしてあるため、ゲートリークが起こ
りやすい構造になっている。ＭＩＳＦＥＴではＡｌＧａ
Ａｓ層はバリア層としてノンドープにしてあるので、ゲ
ートリークは少ないが、チャンネルにドーピングされて
いないため、電流駆動能力が落ちるという問題がある。
また歪チャンネルにドーピングするデバイスも含めて、
従来例のデバイスではバリア層の抵抗が高いため、ソー
ス抵抗Ｒｓが極めて大きくなるという問題がある。
【０００６】本発明の目的は、かかる問題を解決したｐ
チャンネル電界効果トランジスタとその製造方法を提供
することにある。
チャンネル電界効果トランジスタとその製造方法を提供
することにある。
【０００７】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、III −Ｖ族化合物半導体基板を用いており、
ゲート電極下にバリア層とチャンネル層とが積層状態に
形成されており、前記バリア層はチャンネル層を構成す
る半導体層より禁制帯幅が大きく、不純物を添加しない
半導体層で形成され、かつソース、ドレイン領域は高濃
度半導体層で形成されることを特徴とする。ここで、バ
リア層にはホール供給層としての不純物が１原子面もし
くはその近傍に添加された構成とされる。また、チャン
ネル層は、不純物が添加され、基板半導体よりも禁制帯
幅が小さく、かつ格子歪みを有する半導体層で構成され
てもよい。
ジスタは、III −Ｖ族化合物半導体基板を用いており、
ゲート電極下にバリア層とチャンネル層とが積層状態に
形成されており、前記バリア層はチャンネル層を構成す
る半導体層より禁制帯幅が大きく、不純物を添加しない
半導体層で形成され、かつソース、ドレイン領域は高濃
度半導体層で形成されることを特徴とする。ここで、バ
リア層にはホール供給層としての不純物が１原子面もし
くはその近傍に添加された構成とされる。また、チャン
ネル層は、不純物が添加され、基板半導体よりも禁制帯
幅が小さく、かつ格子歪みを有する半導体層で構成され
てもよい。
【０００８】また、本発明の製造方法は、半絶縁性半導
体基板上にバッファ層となる半導体層と、チャンネル層
となる高純度半導体層と、チャンネル層よりも禁制帯幅
が大きいバリア層となる半導体層とを順次エピタキシャ
ル成長する工程と、バリア層の表面上にマスクを形成
し、このバリア層およびチャンネル層をゲート部分を残
して選択的に除去する工程と、この除去部分に有機金属
気相成長法もしくは有機金属分子線エピタキシャル法を
用いた選択成長法により高濃度不純物半導体層を形成す
る工程と、バリア層の表面のゲート部分にゲート電極を
形成する工程と、前記高濃度不純物半導体層の表面にそ
れぞれソース、ドレインの各電極を形成する工程とを含
んでいる。ここで、バリア層には、１原子面もしくはそ
の近傍に不純物を添加する。また、チャンネル層として
は不純物を添加して基板半導体よりも禁制帯幅が小さ
く、かつ格子歪みを有する半導体層を用いる。
体基板上にバッファ層となる半導体層と、チャンネル層
となる高純度半導体層と、チャンネル層よりも禁制帯幅
が大きいバリア層となる半導体層とを順次エピタキシャ
ル成長する工程と、バリア層の表面上にマスクを形成
し、このバリア層およびチャンネル層をゲート部分を残
して選択的に除去する工程と、この除去部分に有機金属
気相成長法もしくは有機金属分子線エピタキシャル法を
用いた選択成長法により高濃度不純物半導体層を形成す
る工程と、バリア層の表面のゲート部分にゲート電極を
形成する工程と、前記高濃度不純物半導体層の表面にそ
れぞれソース、ドレインの各電極を形成する工程とを含
んでいる。ここで、バリア層には、１原子面もしくはそ
の近傍に不純物を添加する。また、チャンネル層として
は不純物を添加して基板半導体よりも禁制帯幅が小さ
く、かつ格子歪みを有する半導体層を用いる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の電界効果トランジス
タの第１の実施形態を示す構成断面図である。同図にお
いて、半絶縁性ＧａＡｓ基板１０上にｉ−ＧａＡｓ（３
００ｎｍ）からなるバッファ層１１が形成されており、
このバッファ層１１上に高純度ｉ−ＧａＡｓ層（１５ｎ
ｍ）からなるチャンネル層１２が形成されている。さら
に、この上にｉ−Ａｌ0.8 Ｇａ0.2 Ａｓ（３０ｎｍ）か
らなるバリア層１３が形成されている。そして、このバ
リア層１３の表面上にＷＳｉからなるゲート電極２０が
形成されている。ここではショットキ障壁を高くするた
め、バリア層１３のＡｌを０．８と高くしている。ま
た、前記バリア層１３では、前記チャンネル層１２から
１０ｎｍ上方の位置にｐ型不純物であるＢｅをデルタド
ープしたドープ層１４を形成している。その面密度は１
×１０13ｃｍ-2である。なお、この場合は１原子面のみ
にドーピングを行っているが、１０ｎｍ以下の狭い領域
ならばステップドーピングでもかまわない。さらにソー
ス、ドレイン領域３０はそれぞれｐ+ −ＧａＡｓ選択成
長層（５００ｎｍ，１×１０20ｃｍ-3）により形成さ
れ、各領域３０の表面上にＴｉ／Ｐｔ／Ａｕからなるオ
ーミック金属電極４０が形成されている。
参照して説明する。図１は本発明の電界効果トランジス
タの第１の実施形態を示す構成断面図である。同図にお
いて、半絶縁性ＧａＡｓ基板１０上にｉ−ＧａＡｓ（３
００ｎｍ）からなるバッファ層１１が形成されており、
このバッファ層１１上に高純度ｉ−ＧａＡｓ層（１５ｎ
ｍ）からなるチャンネル層１２が形成されている。さら
に、この上にｉ−Ａｌ0.8 Ｇａ0.2 Ａｓ（３０ｎｍ）か
らなるバリア層１３が形成されている。そして、このバ
リア層１３の表面上にＷＳｉからなるゲート電極２０が
形成されている。ここではショットキ障壁を高くするた
め、バリア層１３のＡｌを０．８と高くしている。ま
た、前記バリア層１３では、前記チャンネル層１２から
１０ｎｍ上方の位置にｐ型不純物であるＢｅをデルタド
ープしたドープ層１４を形成している。その面密度は１
×１０13ｃｍ-2である。なお、この場合は１原子面のみ
にドーピングを行っているが、１０ｎｍ以下の狭い領域
ならばステップドーピングでもかまわない。さらにソー
ス、ドレイン領域３０はそれぞれｐ+ −ＧａＡｓ選択成
長層（５００ｎｍ，１×１０20ｃｍ-3）により形成さ
れ、各領域３０の表面上にＴｉ／Ｐｔ／Ａｕからなるオ
ーミック金属電極４０が形成されている。
【００１０】この構成によれば、ゲート電極２０の下
を、禁制帯幅が大きく、かつ不純物を添加しないバリア
層１３で構成することにより、ゲートリークを抑えるこ
とができる。また、チャンネル層１２はその直上のバリ
ア層１３とでヘテロ接合構造とされており、かつバリア
層１３に設けたｐ型不純物が１原子面あるいは極めて狭
い領域に添加されていることにより、ゲート電極２０の
直下をノンドープ層にしたまま十分な２次元ホールガス
を得ることができる。これにより、高い電流駆動能力を
得ることができる。また、ソース、ドレインの各領域
は、低抵抗のＰ+ 半導体層３０で構成されるため、ソー
ス抵抗が低減でき、ｇｍ等のデバイス特性を向上させる
ことができる。
を、禁制帯幅が大きく、かつ不純物を添加しないバリア
層１３で構成することにより、ゲートリークを抑えるこ
とができる。また、チャンネル層１２はその直上のバリ
ア層１３とでヘテロ接合構造とされており、かつバリア
層１３に設けたｐ型不純物が１原子面あるいは極めて狭
い領域に添加されていることにより、ゲート電極２０の
直下をノンドープ層にしたまま十分な２次元ホールガス
を得ることができる。これにより、高い電流駆動能力を
得ることができる。また、ソース、ドレインの各領域
は、低抵抗のＰ+ 半導体層３０で構成されるため、ソー
ス抵抗が低減でき、ｇｍ等のデバイス特性を向上させる
ことができる。
【００１１】この第１の実施形態の構造において、ゲー
ト長を０．５μｍとして、デバイス特性を評価したとこ
ろ、ｇｍ＝１００ｍｓ／ｍｍ，Ｒｓ＝２Ωｍｍとｐチャ
ンネルＦＥＴとしては優れた特性を示した。また、順方
向立ち上がり電圧Ｖｆ＝−２．０Ｖ，ゲート耐圧ＢＶｇ
は１０Ｖと十分大きな値を示した。なお、チャンネル層
として、ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ層を用いるとさらに
移動度が高くなり、デバイス特性の向上を図ることが可
能であることが確認されている。
ト長を０．５μｍとして、デバイス特性を評価したとこ
ろ、ｇｍ＝１００ｍｓ／ｍｍ，Ｒｓ＝２Ωｍｍとｐチャ
ンネルＦＥＴとしては優れた特性を示した。また、順方
向立ち上がり電圧Ｖｆ＝−２．０Ｖ，ゲート耐圧ＢＶｇ
は１０Ｖと十分大きな値を示した。なお、チャンネル層
として、ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ層を用いるとさらに
移動度が高くなり、デバイス特性の向上を図ることが可
能であることが確認されている。
【００１２】図２は前記第１の実施形態の電界効果トラ
ンジスタの製造方法を工程順に示す断面図である。先
ず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１
０上に分子線エピタキシャル法（ＭＢＥ）により、ｉ−
ＧａＡｓバッファ層１１を３００ｎｍの厚さに成長し、
その上にｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャンネル層１５を
１５ｎｍの厚さに成長し、さらにその上にｉ−Ａｌ0.8
Ｇａ0.2 Ａｓバリア層１３を３０ｎｍの厚さに成長す
る。そして、チャンネル層から１０ｎｍ上方の深さ位置
にｐ型不純物であるＢｅ１４を１×１０13ｃｍ-2の濃度
で１原子面のみにデルタドープする。この構造で、ホー
ル測定を行ったところ、２次元ホール濃度２×１０12ｃ
ｍ-2，移動度２００ｃｍ２／Ｖｓを示した。
ンジスタの製造方法を工程順に示す断面図である。先
ず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１
０上に分子線エピタキシャル法（ＭＢＥ）により、ｉ−
ＧａＡｓバッファ層１１を３００ｎｍの厚さに成長し、
その上にｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャンネル層１５を
１５ｎｍの厚さに成長し、さらにその上にｉ−Ａｌ0.8
Ｇａ0.2 Ａｓバリア層１３を３０ｎｍの厚さに成長す
る。そして、チャンネル層から１０ｎｍ上方の深さ位置
にｐ型不純物であるＢｅ１４を１×１０13ｃｍ-2の濃度
で１原子面のみにデルタドープする。この構造で、ホー
ル測定を行ったところ、２次元ホール濃度２×１０12ｃ
ｍ-2，移動度２００ｃｍ２／Ｖｓを示した。
【００１３】次に、図２（ｂ）に示すように、熱ＣＶＤ
で堆積したＳｉＯ2 膜５０によりゲート部分のみカバー
をしてマスクとし、ソース、ドレイン領域の前記バリア
層１３、チャンネル層１２をウェットまたはドライエッ
チング法により除去する。次いで、図２（ｃ）に示すよ
うに、有機金属気相成長法（ＭＯＶＰＥ）もしくは有機
金属分子線エピタキシャル法（ＭＯＭＢＥ）を用いて、
前記除去した部分にｐ+ −ＧａＡｓ層３０を選択成長す
る。このとき、ＭＯＭＢＥを用いた場合には原料として
トリメチルガリウム（ＴＭＧ）と金属砒素（Ａｓ）を用
い、成長温度４５０℃とすれば、自動的に炭素がドーピ
ングされた１×１０20ｃｍ-3以上のｐ+−ＧａＡｓが得
られ、さらに選択性も良好となる。最後に、図２（ｄ）
に示すように、前記ＳｉＯ2 膜５０を除去し、ゲート電
極２０のＷＳｉと、オーミック電極３０のＴｉ／Ｐｔ／
Ａｕをそれぞれ蒸着しかつパターン形成すれば、図１の
電界効果トランジスタが完成する。ここで、ゲート電極
とオーミック電極を形成する順番や方法は、任意性があ
るのでここでは詳細な説明は省略する。
で堆積したＳｉＯ2 膜５０によりゲート部分のみカバー
をしてマスクとし、ソース、ドレイン領域の前記バリア
層１３、チャンネル層１２をウェットまたはドライエッ
チング法により除去する。次いで、図２（ｃ）に示すよ
うに、有機金属気相成長法（ＭＯＶＰＥ）もしくは有機
金属分子線エピタキシャル法（ＭＯＭＢＥ）を用いて、
前記除去した部分にｐ+ −ＧａＡｓ層３０を選択成長す
る。このとき、ＭＯＭＢＥを用いた場合には原料として
トリメチルガリウム（ＴＭＧ）と金属砒素（Ａｓ）を用
い、成長温度４５０℃とすれば、自動的に炭素がドーピ
ングされた１×１０20ｃｍ-3以上のｐ+−ＧａＡｓが得
られ、さらに選択性も良好となる。最後に、図２（ｄ）
に示すように、前記ＳｉＯ2 膜５０を除去し、ゲート電
極２０のＷＳｉと、オーミック電極３０のＴｉ／Ｐｔ／
Ａｕをそれぞれ蒸着しかつパターン形成すれば、図１の
電界効果トランジスタが完成する。ここで、ゲート電極
とオーミック電極を形成する順番や方法は、任意性があ
るのでここでは詳細な説明は省略する。
【００１４】図３は、本発明の電界効果トランジスタの
第２の実施形態を示す構成断面図である。この第２の実
施形態においては、第１の実施形態の電界効果トランジ
スタのｉ−ＧａＡｓからなるチャンネル層１２を、Ｂｅ
をドーピングしたｐ−Ｉｎ0.3 Ｇａ0.7 Ａｓ（１５ｎ
ｍ，２×１０18ｃｍ-3）からなるチャンネル層１５とし
て構成している。また、その上にｉ−Ａｌ0.8 Ｇａ0.2
Ａｓ（３０ｎｍ）からなるバリア層１３には何もドープ
を行っていない。その他は、図１の構成と同様である。
第２の実施形態を示す構成断面図である。この第２の実
施形態においては、第１の実施形態の電界効果トランジ
スタのｉ−ＧａＡｓからなるチャンネル層１２を、Ｂｅ
をドーピングしたｐ−Ｉｎ0.3 Ｇａ0.7 Ａｓ（１５ｎ
ｍ，２×１０18ｃｍ-3）からなるチャンネル層１５とし
て構成している。また、その上にｉ−Ａｌ0.8 Ｇａ0.2
Ａｓ（３０ｎｍ）からなるバリア層１３には何もドープ
を行っていない。その他は、図１の構成と同様である。
【００１５】この第２の実施形態の構造では、チャンネ
ル層１５を構成するＩｎＧａＡｓは、基板１１を構成す
るＧａＡｓより格子定数が大きく、チャンネル層内に歪
応力が加わる。この結果、ＩｎＧａＡｓのバンド構造が
変化し、ヘビーホールとライトホールの分離が生じ、ラ
イトホールの利用によりホールの移動度が向上する。こ
の第２の実施形態による構造の電界効果トランジスタ
は、ｇｍ＝８０ｍｓ／ｍｍを示し、他の特性は第１の実
施形態と同様であった。
ル層１５を構成するＩｎＧａＡｓは、基板１１を構成す
るＧａＡｓより格子定数が大きく、チャンネル層内に歪
応力が加わる。この結果、ＩｎＧａＡｓのバンド構造が
変化し、ヘビーホールとライトホールの分離が生じ、ラ
イトホールの利用によりホールの移動度が向上する。こ
の第２の実施形態による構造の電界効果トランジスタ
は、ｇｍ＝８０ｍｓ／ｍｍを示し、他の特性は第１の実
施形態と同様であった。
【００１６】なお、この第２の実施形態の電界効果トラ
ンジスタの製造方法は、第１の実施形態の製造方法で説
明した図２（ａ）の工程において、チャンネル層１５と
してドーピングしたｐ−Ｉｎ0.3 Ｇａ0.7 Ａｓ層（１５
ｎｍ，２×１０18ｃｍ-3）を形成し、その上にバリア層
１３としてｉ−Ａｌ0.8 Ｇａ0.2 Ａｓ層（３０ｎｍ）を
形成し、かつこのバリア層１３には何もドープを行わ
ず、その後の工程を第１の実施形態と同様に行えば、製
造が可能である。
ンジスタの製造方法は、第１の実施形態の製造方法で説
明した図２（ａ）の工程において、チャンネル層１５と
してドーピングしたｐ−Ｉｎ0.3 Ｇａ0.7 Ａｓ層（１５
ｎｍ，２×１０18ｃｍ-3）を形成し、その上にバリア層
１３としてｉ−Ａｌ0.8 Ｇａ0.2 Ａｓ層（３０ｎｍ）を
形成し、かつこのバリア層１３には何もドープを行わ
ず、その後の工程を第１の実施形態と同様に行えば、製
造が可能である。
【００１７】ここで、前記した各実施形態における各層
の組成、膜厚、ドーパント、ドーピング濃度は、すべて
任意的なものである。また、基板、バッファ層、チャン
ネル層、バリア層は、ＩｎＰ等の他のIII −Ｖ族化合物
半導体でも適用可能である。さらに、ソース、ドレイ
ン、ゲート上の電極材料も適した材料であれば何でもよ
い。同様に、電極形成方法、成長方法等は、すべて任意
性があり、何れの方法を用いてもかまわない。
の組成、膜厚、ドーパント、ドーピング濃度は、すべて
任意的なものである。また、基板、バッファ層、チャン
ネル層、バリア層は、ＩｎＰ等の他のIII −Ｖ族化合物
半導体でも適用可能である。さらに、ソース、ドレイ
ン、ゲート上の電極材料も適した材料であれば何でもよ
い。同様に、電極形成方法、成長方法等は、すべて任意
性があり、何れの方法を用いてもかまわない。
【００１８】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタ及びその製造方法を用いることにより、従
来のｐチャンネル電界効果トランジスタにおいて生じて
いた電流駆動能力が小さいこと、ゲートリークしやすい
こと、ソース抵抗が高いといった問題を解決することが
でき、デバイス特性を向上させることができる。したが
って、本発明を化合物コンプリメンタリ回路を構成する
ｐチャネル電界効果トランジスタに適用することによ
り、ｎとｐのバランスの良好な高性能のコンプリメンタ
リ素子を得ることができる。
トランジスタ及びその製造方法を用いることにより、従
来のｐチャンネル電界効果トランジスタにおいて生じて
いた電流駆動能力が小さいこと、ゲートリークしやすい
こと、ソース抵抗が高いといった問題を解決することが
でき、デバイス特性を向上させることができる。したが
って、本発明を化合物コンプリメンタリ回路を構成する
ｐチャネル電界効果トランジスタに適用することによ
り、ｎとｐのバランスの良好な高性能のコンプリメンタ
リ素子を得ることができる。
【図１】本発明の電界効果トランジスタの第１の実施形
態の構造断面図である。
態の構造断面図である。
【図２】図１の電界効果トランジスタの製造方法を工程
順に示す断面図である。
順に示す断面図である。
【図３】本発明の第２の実施形態の構造断面図である。
１０ 半絶縁性ＧａＡｓ基板 １１ ｉ−ＧａＡｓバッファ層 １２ 高純度ｉ−ＧａＡｓチャンネル層 １３ ｉ−ＡｌＧａＡｓバリア層 １４ Ｂｅデルタドープ層 １５ ｉ−ＩｎＧａＡｓチャンネル層 ２０ ゲート電極 ３０ ソース・ドレイン領域 ４０ ソース・ドレイン電極 ５０ ＳｉＯ2 膜（マスク）
Claims (6)
- 【請求項１】 III −Ｖ族化合物半導体を用いた電界効
果トランジスタにおいて、ゲート電極下にバリア層とチ
ャンネル層とが積層状態に形成されており、前記バリア
層はチャンネル層を構成する半導体層より禁制帯幅が大
きく、不純物を添加しない半導体層で形成され、かつソ
ース、ドレイン領域は高濃度半導体層で形成されること
を特徴とする電界効果トランジスタ。 - 【請求項２】 バリア層にはホール供給層としての不純
物が１原子面もしくはその近傍に添加されてなる請求項
１の電界効果トランジスタ。 - 【請求項３】 チャンネル層は、不純物が添加され、基
板半導体よりも禁制帯幅が小さく、かつ格子歪みを有す
る半導体層で構成される請求項１の電界効果トランジス
タ。 - 【請求項４】 ｐチャンネル電界効果トランジスタとし
て構成される請求項１ないし３のいずれかの電界効果ト
ランジスタ。 - 【請求項５】 半絶縁性半導体基板上にバッファ層とな
る半導体層と、チャンネル層となる高純度半導体層と、
チャンネル層よりも禁制帯幅が多く、かつ不純物を１原
子面もしくはその近傍に添加したバリア層となる半導体
層とを順次エピタキシャル成長する工程と、前記バリア
層の表面上にマスクを形成し、前記バリア層およびチャ
ンネル層をゲート部分を残して選択的に除去する工程
と、この除去部分に有機金属気相成長法もしくは有機金
属分子線エピタキシャル法を用いた選択成長法により高
濃度不純物半導体層を形成する工程と、前記バリア層の
表面のゲート部分にゲート電極を形成する工程と、前記
高濃度不純物半導体層の表面にそれぞれソース、ドレイ
ンの各電極を形成する工程とを含むことを特徴とする電
界効果トランジスタの製造方法。 - 【請求項６】 半絶縁性半導体基板上にバッファ層とな
る半導体層と、不純物を添加して基板半導体よりも禁制
帯幅が小さく、かつ格子歪みを有するチャンネル層とな
る半導体層と、バリア層となる半導体層とを順次エピタ
キシャル成長する工程と、前記バリア層の表面上にマス
クを形成し、前記バリア層およびチャンネル層をゲート
部分を残して選択的に除去する工程と、この除去部分に
有機金属気相成長法もしくは有機金属分子線エピタキシ
ャル法を用いた選択成長法により高濃度不純物半導体層
を形成する工程と、前記バリア層の表面のゲート部分に
ゲート電極を形成する工程と、前記高濃度不純物半導体
層の表面にそれぞれソース、ドレインの各電極を形成す
る工程とを含むことを特徴とする電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076921A JP2800770B2 (ja) | 1996-03-29 | 1996-03-29 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076921A JP2800770B2 (ja) | 1996-03-29 | 1996-03-29 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270522A true JPH09270522A (ja) | 1997-10-14 |
| JP2800770B2 JP2800770B2 (ja) | 1998-09-21 |
Family
ID=13619180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8076921A Expired - Fee Related JP2800770B2 (ja) | 1996-03-29 | 1996-03-29 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800770B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012514348A (ja) * | 2008-12-31 | 2012-06-21 | インテル コーポレイション | 金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインにより発生される一軸性歪みを有する量子井戸ｍｏｓｆｅｔチャネル |
| US20120217543A1 (en) * | 2011-02-25 | 2012-08-30 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
| JP2013513945A (ja) * | 2009-12-23 | 2013-04-22 | インテル コーポレイション | 集積回路デバイスに歪みを与える技術及び構成 |
| WO2024202743A1 (ja) * | 2023-03-27 | 2024-10-03 | パナソニックＩｐマネジメント株式会社 | 窒化物半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160163A (ja) * | 1991-04-25 | 1993-06-25 | Hitachi Ltd | 半導体装置 |
| JPH06188274A (ja) * | 1992-12-17 | 1994-07-08 | Hitachi Ltd | ヘテロ接合電界効果トランジスタ |
-
1996
- 1996-03-29 JP JP8076921A patent/JP2800770B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160163A (ja) * | 1991-04-25 | 1993-06-25 | Hitachi Ltd | 半導体装置 |
| JPH06188274A (ja) * | 1992-12-17 | 1994-07-08 | Hitachi Ltd | ヘテロ接合電界効果トランジスタ |
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| KR101391015B1 (ko) * | 2009-12-23 | 2014-04-30 | 인텔 코포레이션 | 집적 회로 소자에 변형을 전달하는 기법 및 구성 |
| US20120217543A1 (en) * | 2011-02-25 | 2012-08-30 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
| US9496380B2 (en) * | 2011-02-25 | 2016-11-15 | Fujitsu Limited | Compound semiconductor device comprising compound semiconductor layered structure having buffer layer and method of manufacturing the same |
| WO2024202743A1 (ja) * | 2023-03-27 | 2024-10-03 | パナソニックＩｐマネジメント株式会社 | 窒化物半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2800770B2 (ja) | 1998-09-21 |
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