JPH01265616A - Ｐｌｌシンセサイザ発振器の高速立上げ装置 - Google Patents
Ｐｌｌシンセサイザ発振器の高速立上げ装置Info
- Publication number
- JPH01265616A JPH01265616A JP63094147A JP9414788A JPH01265616A JP H01265616 A JPH01265616 A JP H01265616A JP 63094147 A JP63094147 A JP 63094147A JP 9414788 A JP9414788 A JP 9414788A JP H01265616 A JPH01265616 A JP H01265616A
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- JP
- Japan
- Prior art keywords
- converter
- oscillator
- frequency
- pll synthesizer
- loop filter
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ楽土の利用分野
本発明は多チャンネル無線機などに用いるＰＬＬシンセ
サイザ発振器の高速立上げ装置に関するものである。
サイザ発振器の高速立上げ装置に関するものである。
従来の技術
第２図は従来のＰＬＬシンセサイザ発振器の構成を示す
ブロック図である。＠２図において、ｌは基準周波数発
振器２からの基準となる入力信号３と自走発振周波数を
分周した入力信号４との位相差に応じた出力電圧を発生
する位相比較器、５．はＰＬＬシンセサイザ発振器９の
応答特性および同期特性を決定するループフィルゆで、
その特性は抵抗６．７およびコンデンサ８で構成される
位相すすみ遅れフ、イルタの振・幅位相特性によって決
ま□る。
ブロック図である。＠２図において、ｌは基準周波数発
振器２からの基準となる入力信号３と自走発振周波数を
分周した入力信号４との位相差に応じた出力電圧を発生
する位相比較器、５．はＰＬＬシンセサイザ発振器９の
応答特性および同期特性を決定するループフィルゆで、
その特性は抵抗６．７およびコンデンサ８で構成される
位相すすみ遅れフ、イルタの振・幅位相特性によって決
ま□る。
１０はループフィルタ５からの制御電圧１１によってそ
の発振周波数を決定する電圧制御発振器、１２は入力さ
れる周波数データ１３により分周厳を決定する分局器で
ある。
の発振周波数を決定する電圧制御発振器、１２は入力さ
れる周波数データ１３により分周厳を決定する分局器で
ある。
このように構成されたＰＬＬシンセサイザ発振器９につ
いて以下、その動作を説明する。第２因において、電圧
制御発振器１０の自走発振周波数が希望発振周波数と異
っている場合１周波数を合致させるのに必要な制御電圧
１１は基準周波数発振器２の周波数と電圧制御発振器１
０の自走発振周波数との位相を比較する位相比較器ｌに
よりループフィルタ５を通して与えられる。
いて以下、その動作を説明する。第２因において、電圧
制御発振器１０の自走発振周波数が希望発振周波数と異
っている場合１周波数を合致させるのに必要な制御電圧
１１は基準周波数発振器２の周波数と電圧制御発振器１
０の自走発振周波数との位相を比較する位相比較器ｌに
よりループフィルタ５を通して与えられる。
発明が解決しようとする課題
しかしながら、上記従来の構成では、 ＰＬＬシンセサ
イザ発振器９の電源投入時あるいは希望発振局波数変更
時、希望の発振周波数になるまでの時間は、電圧制御発
振器ｌＯへの制御電圧】１が一定になるまで、すなわち
ループフィルタ５の中のコンデンサ８が充電終了するま
での時間だけかかるた、め、電源投入時あるいは希望発
振周波数変更時。
イザ発振器９の電源投入時あるいは希望発振局波数変更
時、希望の発振周波数になるまでの時間は、電圧制御発
振器ｌＯへの制御電圧】１が一定になるまで、すなわち
ループフィルタ５の中のコンデンサ８が充電終了するま
での時間だけかかるた、め、電源投入時あるいは希望発
振周波数変更時。
発振周波数が希望発振周波数に合致するまでの時間を短
縮化し、しかも周波数変化幅によらずその時間を一定化
することが困難であるという問題があった。
縮化し、しかも周波数変化幅によらずその時間を一定化
することが困難であるという問題があった。
本発明は、上記従来の問題を解決するものであり、電源
投入時あるいは希望発振周波数変更時、いかなる条件に
おいても一定の時間で発振周波数が安定になり、しかも
、その時間の短縮化がはかれるＰＬＬシンセサイザ発振
器の高速立上げ装置を提供することを目的とするもので
ある。
投入時あるいは希望発振周波数変更時、いかなる条件に
おいても一定の時間で発振周波数が安定になり、しかも
、その時間の短縮化がはかれるＰＬＬシンセサイザ発振
器の高速立上げ装置を提供することを目的とするもので
ある。
課題を解決するための手段
上記課題を解決するために本発明のＰＬＬシンセサイザ
発振器の高速Ｖ上げ装置は、ＰＬＬシンセサイザ発振器
の応答特性声および同期特性を決定するループフィルタ
と、前記ＰＬＬシンセサイザ発振器の発振周波数に対応
したデータにより直流電圧を発生するＤ／Ａ変換器と、
Ｉｔｌ記ＰＬＬシンセサイザ発振器の電源投入時あるい
は発振周波数変更時に。
発振器の高速Ｖ上げ装置は、ＰＬＬシンセサイザ発振器
の応答特性声および同期特性を決定するループフィルタ
と、前記ＰＬＬシンセサイザ発振器の発振周波数に対応
したデータにより直流電圧を発生するＤ／Ａ変換器と、
Ｉｔｌ記ＰＬＬシンセサイザ発振器の電源投入時あるい
は発振周波数変更時に。
前記ループフィルタ中のコンデンサの接続を切換えて、
所定時間前記Ｄ／Ａ変換器に接続するスイッチとを備え
たものである。
所定時間前記Ｄ／Ａ変換器に接続するスイッチとを備え
たものである。
作用
上記構成により、 ＰＬＬシンセサイザ発振器の電源投
入時あるいは発振周波数変更時に１周波数データにより
直流電圧を発生するＤ／Ａ変換器によりコンデンサを充
電し１発振周波数安定後、このコンデンサをスイッチの
切換えにより元のループフィルタ側に接続することによ
り、時定数を小さくし１発振周波数の安定化に要する時
間の短縮化をはかることができ、しかも、Ｄ／Ａ変換器
の電流およびスイッチの切換え時間を選択することによ
り。
入時あるいは発振周波数変更時に１周波数データにより
直流電圧を発生するＤ／Ａ変換器によりコンデンサを充
電し１発振周波数安定後、このコンデンサをスイッチの
切換えにより元のループフィルタ側に接続することによ
り、時定数を小さくし１発振周波数の安定化に要する時
間の短縮化をはかることができ、しかも、Ｄ／Ａ変換器
の電流およびスイッチの切換え時間を選択することによ
り。
ＷＬ電源投入時よび周波数変更時、いかなる条件におい
ても叩上がり時間を一定にすることができる。
ても叩上がり時間を一定にすることができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
ｆｆ１１図は本発明の一実施例による高速立上げ装置を
含むＰＬＬシンセサイザ発振器の構成を示すブロック図
で、従来例と同一の作用、効果を奏するものには同一の
符号を付してその説明を省略する。
含むＰＬＬシンセサイザ発振器の構成を示すブロック図
で、従来例と同一の作用、効果を奏するものには同一の
符号を付してその説明を省略する。
第１図において、２１はＰＬＬシンセサイザ発振器２２
の応召性および同期特性を決定するループフィルタで、
抵抗６．７、コンデンサ８およびこのコンデンサ８の充
放電源を切換えるアナログスイッチ２３で構成されてい
る。２４はＤ／Ａ変換器で、 ＰＬＬシンセサイザ発振
器２２の発振周波数に対応した周波数データ１３により
コンデンサ８の充電用直流電圧を発生する。ループフィ
ルタ２１の抵抗６の一端は位相比較器ｌに接続され、そ
の他端は電圧制御発振器１０に接続されるとともに抵抗
７を介してアナログスイッチ２３の接点端子２３ａに接
続され、 Ｄ／Ａ変換器２４の出力端はアナログスイッ
チ２３の接点端子２３ｂに接続され、アナログスイッチ
２３の共通接点端子２３ｃはコンデンサ８の一端に接続
され、その他端は接地されている。
の応召性および同期特性を決定するループフィルタで、
抵抗６．７、コンデンサ８およびこのコンデンサ８の充
放電源を切換えるアナログスイッチ２３で構成されてい
る。２４はＤ／Ａ変換器で、 ＰＬＬシンセサイザ発振
器２２の発振周波数に対応した周波数データ１３により
コンデンサ８の充電用直流電圧を発生する。ループフィ
ルタ２１の抵抗６の一端は位相比較器ｌに接続され、そ
の他端は電圧制御発振器１０に接続されるとともに抵抗
７を介してアナログスイッチ２３の接点端子２３ａに接
続され、 Ｄ／Ａ変換器２４の出力端はアナログスイッ
チ２３の接点端子２３ｂに接続され、アナログスイッチ
２３の共通接点端子２３ｃはコンデンサ８の一端に接続
され、その他端は接地されている。
上記構成により、その動作について説明する。
発振周波数を変更するとき、希望の発振周波数を得るた
めの周波数データ１３を分周器１２およびＤ／Ａ変換器
２４に与えるとともに、切換え信号２５によりアナログ
スイッチ２３の接点を抵抗７側の接点端子２３ａからＤ
／Ａ変換器２４側の接点端子２３ｂに切換え、コンデン
サＢの充電を行う。一定時間後、抵抗７側の接点端子２
３ａに接点を切換えて、ループフィルタ２１を定常状態
とし１発振器として動作させる。
めの周波数データ１３を分周器１２およびＤ／Ａ変換器
２４に与えるとともに、切換え信号２５によりアナログ
スイッチ２３の接点を抵抗７側の接点端子２３ａからＤ
／Ａ変換器２４側の接点端子２３ｂに切換え、コンデン
サＢの充電を行う。一定時間後、抵抗７側の接点端子２
３ａに接点を切換えて、ループフィルタ２１を定常状態
とし１発振器として動作させる。
また、電源投入時でもアナログスイッチ２３を動作させ
て、一定時間、 Ｄ／Ａ変換器２４′側に接続し、−定
時向後抵抗７側に切換えてループフィルタ２１を定常状
態とする。
て、一定時間、 Ｄ／Ａ変換器２４′側に接続し、−定
時向後抵抗７側に切換えてループフィルタ２１を定常状
態とする。
このように、 ＰＬＬシンセサイザ発振器の定常状態に
おける応答特性および同期特性を変更することなく、Ｄ
／Ａ変換器２４の電流、およびアナログスイッチ２３の
切換え時間を適当に選択することにより。
おける応答特性および同期特性を変更することなく、Ｄ
／Ａ変換器２４の電流、およびアナログスイッチ２３の
切換え時間を適当に選択することにより。
ｔ１！源投入時あるいは希望周波数変更時の立上り時間
を一定に、しかも高速化が可能となる。
を一定に、しかも高速化が可能となる。
発明の効果
以上のように本発明によれば、 ＰＬＬシンセサイザ発
振器の電源投入時あるいは発振周波数変更時に、スイッ
チにより、ループフィルタ中のコンデンサの接続を切換
えて、一定時間１）／Ａ変換器に接続するため、 ＰＬ
Ｌシンセサイザ発振器の定常状態における応答特性およ
び同期特性を変更することなく、電源投入時および希望
周波数変更時、いかなる条件にあっても立上がり時間を
一定にすることができ、しかも、時間の短縮化が図れる
。
振器の電源投入時あるいは発振周波数変更時に、スイッ
チにより、ループフィルタ中のコンデンサの接続を切換
えて、一定時間１）／Ａ変換器に接続するため、 ＰＬ
Ｌシンセサイザ発振器の定常状態における応答特性およ
び同期特性を変更することなく、電源投入時および希望
周波数変更時、いかなる条件にあっても立上がり時間を
一定にすることができ、しかも、時間の短縮化が図れる
。
第１図は本発明の一実施例による高速立上げ装置を含む
ＰＬＬシンセサイザ発振器の構成を示すブロック図、第
２図は従来のＰＬＬシンセサイザ発振器の構成を示すブ
ロック図である。 ６．７・・・抵抗、８・・・コンデンサ、１３・・・周
波数データ、２１・・・ループフィルタ、２２・・・Ｐ
ＬＬシンセサイザ発振器、２３・・・アナログスイッチ
、 ２３ａ、２３ｂ・・・接点端子、２３ｃ・・・共通
接点端子、２４・・・Ｄ／Ａ変換器。
ＰＬＬシンセサイザ発振器の構成を示すブロック図、第
２図は従来のＰＬＬシンセサイザ発振器の構成を示すブ
ロック図である。 ６．７・・・抵抗、８・・・コンデンサ、１３・・・周
波数データ、２１・・・ループフィルタ、２２・・・Ｐ
ＬＬシンセサイザ発振器、２３・・・アナログスイッチ
、 ２３ａ、２３ｂ・・・接点端子、２３ｃ・・・共通
接点端子、２４・・・Ｄ／Ａ変換器。
Claims (1)
- １、ＰＬＬシンセサイザ発振器の応答特性および同期特
性を決定するループフィルタと、前記ＰＬＬシンセサイ
ザ発振器の発振周波数に対応したデータにより直流電圧
を発生するＤ／Ａ変換器と、前記ＰＬＬシンセサイザ発
振器の電源投入時あるいは発振周波数変更時に、前記ル
ープフィルタ中のコンデンサの接続を切換えて、所定時
間前記Ｄ／Ａ変換器に接続するスイッチとを備えたＰＬ
Ｌシンセサイザ発振器の高速立上げ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094147A JPH01265616A (ja) | 1988-04-15 | 1988-04-15 | Ｐｌｌシンセサイザ発振器の高速立上げ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094147A JPH01265616A (ja) | 1988-04-15 | 1988-04-15 | Ｐｌｌシンセサイザ発振器の高速立上げ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265616A true JPH01265616A (ja) | 1989-10-23 |
Family
ID=14102269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63094147A Pending JPH01265616A (ja) | 1988-04-15 | 1988-04-15 | Ｐｌｌシンセサイザ発振器の高速立上げ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01265616A (ja) |
-
1988
- 1988-04-15 JP JP63094147A patent/JPH01265616A/ja active Pending
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