JPH0462500B2 - - Google Patents

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JPH0462500B2
JPH0462500B2 JP60156489A JP15648985A JPH0462500B2 JP H0462500 B2 JPH0462500 B2 JP H0462500B2 JP 60156489 A JP60156489 A JP 60156489A JP 15648985 A JP15648985 A JP 15648985A JP H0462500 B2 JPH0462500 B2 JP H0462500B2
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JP
Japan
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frequency divider
frequency
loop
pll
clock
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Takashi Matsura
Yukio Fukumura
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NEC Corp
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Nippon Electric Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
    • H—ELECTRICITY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、間欠動作によつて電源消費を節減す
る低消費電力周波数シンセサイザのの回路方式に
関する。
〔従来の技術〕 従来より多チヤンネル切替を行う無線送受信装
置の局部発振源として、位相同期回路（以下
「PLL回路」という）を用いた周波数シンセサイ
ザがよく使用されている。この種の周波数シンセ
サイザは、周波数シンセサイザを構成する電圧制
御発振器（VCO）、可変分周器、固定分周器、位
相比較器、ループフイルター回路などに常時電源
が印加されているため、各部が電力を消費し、携
帯無線機など、低消費電力が要求される機器には
その電力消費が問題となる。従来、低電力化の一
手法として、周波数シンセサイザの電源をON，
OFFさせ、PLL回路を間欠的に動作させる所謂
バツテリーセーピング方式が適用されている。
第２図はPLL回路を間欠的に動作させた場合
の従来例で、まずこれについて説明する。図示さ
れているシンセサイザは、VCO６の出力を可変
分周器７により分周した出力と、基準発振器１の
出力を固定分周器２により分周した出力との位相
を位相検出器３により検出し、検出した誤差電圧
をループフイルター５を通してVCO６の制御入
力に与えられるようにしたPLL回路を含んでい
る。また、このシンセサイザは、上記位相検出器
３と上記ループフイルター５との間に配置された
PLL回路を開閉することのできるスイツチ１０
とこのスイツチ１０に連動し、上記VCO６と基
準発振器１を除く他のPLL構成素子の電源を開
閉するスイツチ１１を備えている。
このような構成において、間欠動作の説明を行
う。制御信号端子１２からの制御信号“１”によ
りアナログスイツチ１０及び電源スイツチ１１が
「ON」にあるとする。この時は、PLLが同期状
態を継続する。次に、制御信号“０”によりアナ
ログスイツチ１０及び電源スイツチ１１が
「OFF」状態に制御されると、この時PLLは開ル
ープとなり、ループフイルター５に充電された同
期状態時の出力電圧は保持され、これがほぼ一定
電圧でVCO６の可変周波数制御素子に供給され
る。
ループフイルター５の出力は比較的大容量のコ
ンデンサが接続されており、又VCO６の入力に
は逆バイアスの施されたバラクターダイオードが
挿入されているので、入力インピーダンスは極め
て高い。従つて、PLLのループが開かれても、
VCO６の入力に与えられる制御電圧はしばらく
の間は、ほぼ一定の値に保持される。しかし、実
際にはループフイルター５に用いられるコンデン
サの自己放電及びリーク電流等により、時間とと
もに除々に電圧は低下し、VCO６の発振周波数
はこれに従つて除々に低下していく。ここで、制
御信号“１”により適当な時間間隔で、アナログ
スイツチ１０及び電源スイツチ１１を再び
「ON」状態にし、PLL閉ループとして同期引き
込みを行う。この動作をくり返すことにより周波
数シンセサイザの低消費電力化を計ることができ
る。
〔発明が解決しようとする問題点〕
しかしながら従来の間欠PLL回路では、次の
ような問題があつた。以下その問題について説明
する。
従来の分周回路では、開ループから閉ループ
時、即ち分周器の電源をOFFからONにした瞬
間、固定分周器２及び可変分周器７の出力の初期
位相がともに同位相であるという保証がない。従
つて、その初期位相差が大きい場合には、位相検
出器３の出力から大きな位相誤差電圧が発生し、
VCO６の周波数を大きく変動させるとともに、
ループ引き込み時間が長くなるという欠点があ
る。勿論、VCO６の開ループ時の周波数安定度
（VCOのフリーラン安定度）が悪ければ、同様の
現象が起るが、仮に、VCO６の周波数安定度を
向上させたとしても、位相比較器入力での位相差
はVCO出力でNv倍（Nv：可変分周数）される
故、Nvが大きくなればなるほど、両分周器の初
期位相差が及ぼす影響が支配的となる。
第３図は、従来の間欠PLL回路を動作させた
場合のVCO出力周波数変動及びループ引き込み
特性を示したものである。第３図に於て、両分周
器の初期位相差は電源投入毎に異なり、０〜2π
の値をランダムに取るものと考えられる。従つ
て、初期位相差が大きい場合には、VCO周波数
は瞬時的に大きく変動し、更に引き込み時間も長
く要することが分る。
〔問題点を解決するための手段〕
本発明は以上の欠点に鑑みなされたもので、間
欠動作時に周波数変動が少なく、引き込み時間の
短い、間欠動作PLL回路を提供することにある。
本発明は、従来の間欠PLL回路において、少
なくとも固定分周器２及び可変分周器７には常時
電源を印加しておき、上記両分周器の入力側に、
制御信号１２により閉ループ時にON（導通）、開
ループ時にOFF（非導通）となるクロツクゲート
回路をそれぞれ配置し、更に開ループ時に低電力
化を達成するため、少なくとも両分周器を無入力
時にほとんど電力消費のないCMOS等の回路素
子により構成して、従来の欠点を除去するように
したものである。
〔実施例〕
第１図は本発明による間欠PLL回路で、以下
図面を参照して説明する。
第１図に於て、クロツクゲート２０，２１は、
本発明の特徴的な構成要素であり、例えば制御信
号が“１”でON（導通）し、分周器の入力にク
ロツクが供給され、“０”でOFF（非導通）し、
クロツク入力を遮断し、しかも分周器入力論理レ
ベルを“０”とする機能を有するものである。こ
のような回路は、例えば２入力NOR回路等によ
り簡単に構成できる。この場合、少なくとも固定
分周器２及び可変分周器７には常時電源を印加し
ておく。
今、制御信号が“１”の時はクロツクゲート２
０，２１及びSW１０がONし、PLLは閉ループ
として動作する。次に、制御信号が“０”の時は
SW１０はOFFとなり、VCO６はループフイルタ
ー５によりチヤージされた電圧によりフリーラン
となり、開ループ動作となる。一方クロツクゲー
ト２０，２１はOFF（非導通）となり、両分周器
の入力は遮断されるが、この時両分周器には常時
電源が印加されている故、分周器を構成している
各フリツプフロツプ（FF：Flip−Flop）には、
入力クロツクを遮断する寸前の論理値がそのまま
保持されている。
次に、制御信号が“１”になるとゲート２０，
２１がON（導通）し、両分周器入力にクロツク
が供給され、分周器は前の開ループ時に保持され
た状態からカウントを開始し、第４図ａ，ｂ，ｃ
に示すように、ほぼ同位相の出力波形を得ること
ができる。尚、第４図において、両分周器の立下
がり（位相検出器は立下がり動作とする）とほぼ
同時にクロツクゲート２０，２１が動作した時
は、図ｂ又は図ｃのようになる場合があるが、閉
ループ２の動作を開始して最初の一周期分だけは
位相が合わないが、２周期目からは同位相で出力
される故、実際上ほとんど問題とならない。
本発明において非常に重要な点は、少なくとも
固定分周器２及び可変分周器７を含むPLL回路
をCMOS回路構成とすることにある。すなわち、
CMOS回路構成は常時PLL回路に電源が印加さ
れていても、開ループ時に両分周器のクロツク入
力を断とすることにより、極めて少ない電流（リ
ーク電流）しか流れず、これにより電源を断とし
た場合とほぼ同等のバツテリーセービング効果を
持たせることができる。
第５図は同期による他の実施例を示すブロツク
図で、第１図において、VCO６とクロツクゲー
ト２１の間にプリスケーラまたはミクサ等を用い
て可変分周器７の入力周波数をその動作周波数領
域まで低下させて、使用した場合である。プリス
ケーラまたはミクサの電源を開ループ時断とし、
バツテリーセービング効果をねらつたものであ
る。この場合、可変分周器入力クロツク周波数と
固定分周器入力クロツク周波数のうち低い方のク
ロツクの最大１クロツク分が両分周器出力の初期
位相差として生じるが、分周器の入力周波数をあ
る程度高くすることで、実際上問題とならない。
尚、第１図、第２図において、VCO６及び基
準発振器１は常時電源が印加されている構成とし
て説明したが、電源の立上りが特性等に対して、
システム上許容される範囲で、第５図のように開
ループ時に電源を断とすることも可能である。
〔発明の効果〕
以上説明したように本発明によれば、極めて簡
単な回路構成により、開ループから閉ループ動作
時にVCO周波数及び位相が定常状態に安定する
までの時間を短縮でき、しかも開ループ時に低電
力化できる間欠PLL周波数シンセサイザを提供
できる。
【図面の簡単な説明】
第１図は本発明による実施例を示すブロツク
図、第２図は従来のPLL周波数シンセサイザの
ブロツク図、第３図は第２図に示した従来回路の
動作説明図、第４図は第１図に示した本発明によ
るシンセサイザの動作説明図、第５図は本発明に
よる他の実施例を示すブロツク図。 １…基準発振器、２…固定分周器、３…位相比
較器、５…ループフイルター、６…電圧制御発振
器（VCO）、７…可変分周器、１０…アナログス
イツチ、１１…電源スイツチ、１２…制御信号入
力端子、２０…クロツクゲート、２１…クロツク
ゲート、２２…プリスケーラ。

Claims (1)

  1. 【特許請求の範囲】 １ 電圧制御発振器と、可変分周器と、位相比較
    器と、ループフイルターと、固定分周器と、基準
    発振器とから成り、位相同期ループを含むPLL
    周波数シンセサイザにおいて、前記位相比較器と
    前記ループフイルターとの間に配置され、前記位
    相同期ループを開閉することのできるスイツチ
    と、前記電圧制御発振器と前記可変分周器との間
    に配置された第１のクロツクゲートと、前記基準
    発振器と前記固定分周器との間に配置された第２
    のクロツクゲートとを備え、制御信号により前記
    スイツチが閉のとき前記第１及び第２のクロツク
    ゲートをONとし、前記スイツチが開のとき前記
    第１及び第２のクロツクゲートをOFFとするこ
    とを特徴とするPLL周波数シンセサイザ。 ２ 少なくとも前記可変分周器及び前記固定分周
    器をCMOS回路で構成したことを特徴とする特
    許請求の範囲第１項記載のPLL周波数シンセサ
    イザ。
JP60156489A 1985-07-15 1985-07-15 Ｐｌｌ周波数シンセサイザ Granted JPS6216617A (ja)

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JP60156489A JPS6216617A (ja) 1985-07-15 1985-07-15 Ｐｌｌ周波数シンセサイザ
DE8686305289T DE3684730D1 (de) 1985-07-15 1986-07-09 Frequenzsynthesierer mit einer phasenregelschleife.
EP86305289A EP0209321B1 (en) 1985-07-15 1986-07-09 Phase-locked loop frequency synthesizer
US06/883,570 US4667169A (en) 1985-07-15 1986-07-10 Phase-locked loop frequency synthesizer having reduced power consumption
CA000513671A CA1270531A (en) 1985-07-15 1986-07-14 Phase-locked loop frequency synthesizer
KR8605657A KR900001819B1 (en) 1985-07-15 1986-07-14 Pll frequwncy synthesizer

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JPS6216617A JPS6216617A (ja) 1987-01-24
JPH0462500B2 true JPH0462500B2 (ja) 1992-10-06

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EP (1) EP0209321B1 (ja)
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