JPH01266668A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH01266668A JPH01266668A JP9527388A JP9527388A JPH01266668A JP H01266668 A JPH01266668 A JP H01266668A JP 9527388 A JP9527388 A JP 9527388A JP 9527388 A JP9527388 A JP 9527388A JP H01266668 A JPH01266668 A JP H01266668A
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- accumulator
- data
- instruction
- information processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特に積和演算の処理速
度向上に好適な情報処理装置に関するものである。
度向上に好適な情報処理装置に関するものである。
従来、マイクロプログラム方式の情報処理装置（マイク
ロコンピュータ）では、マイクロ命令をメモリなどに格
納しておき、その格納されたメモリから命令を読み出し
、デコーダにより命令解読を行い、命令を実行する。
ロコンピュータ）では、マイクロ命令をメモリなどに格
納しておき、その格納されたメモリから命令を読み出し
、デコーダにより命令解読を行い、命令を実行する。
例えば、乗算器と加算器を用いて積和演算などを行う場
合、データが変わるごとにアキュムレータのクリアを行
う必要がある。したがって、クリア命令を実行した後（
ここでは、クリアだけに１ステツプ消費する）、演算命
令（乗算／加算命令）を実行する。ここで、クリア命令
実行中は、乗算器は何も動作しない状態である。
合、データが変わるごとにアキュムレータのクリアを行
う必要がある。したがって、クリア命令を実行した後（
ここでは、クリアだけに１ステツプ消費する）、演算命
令（乗算／加算命令）を実行する。ここで、クリア命令
実行中は、乗算器は何も動作しない状態である。
このように、マイクロコンピュータの命令の中には従来
からアキュムレータのクリア命令が存在していた。例え
ば、エム・モーリス・マノ著、「コンピュータ・システ
ム・アーキテクチャ−」、プレンティス−ホール出版（
１９８２年）第１６３頁〜第１６５頁（Ｍ、Ｍｏｒｒｉ
ｓ Ｍａｎｏ、Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ａｒ
ｃｈｉｔｅｃｔｕｒｅ。
からアキュムレータのクリア命令が存在していた。例え
ば、エム・モーリス・マノ著、「コンピュータ・システ
ム・アーキテクチャ−」、プレンティス−ホール出版（
１９８２年）第１６３頁〜第１６５頁（Ｍ、Ｍｏｒｒｉ
ｓ Ｍａｎｏ、Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ａｒ
ｃｈｉｔｅｃｔｕｒｅ。
Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ Ｉｎｃ、（１９８２ｐｐ
、１６３＝１６５）がある。
、１６３＝１６５）がある。
なお、関連する特許の例としては、特開昭６０−２０４
０３６号公報「データ処理装置」が挙げられる。
０３６号公報「データ処理装置」が挙げられる。
上記のような乗算器と加算器を備えた情報処理装置では
、ディジタルフィルタなどの応用のため。
、ディジタルフィルタなどの応用のため。
積和演算を膨大なデータ数に対し、高速で行う必要があ
る。データが変わるごとにアキュムレータのクリアをす
る必要があるので、従来のようにアキュムレータのクリ
アだけに１ステツプを消費し。
る。データが変わるごとにアキュムレータのクリアをす
る必要があるので、従来のようにアキュムレータのクリ
アだけに１ステツプを消費し。
その間に乗算器が何の動作もしないのでは１時間的効率
が良くないという課題があった。
が良くないという課題があった。
本発明の目的は、このような従来の課題を解決し、積和
演算の高速化を可能とする情報処理装置を提供すること
にある。
演算の高速化を可能とする情報処理装置を提供すること
にある。
上記課題を解決するため１本発明の情報処理装置は、加
算器と、乗算器と、アキュムレータとを有する情報処理
装置において、前記アキュムレータを他の動作とは並列
にクリアする手段を設け、乗算と前記アキュムレータの
クリアを同時に行う命令を備えたことに特徴がある。
算器と、乗算器と、アキュムレータとを有する情報処理
装置において、前記アキュムレータを他の動作とは並列
にクリアする手段を設け、乗算と前記アキュムレータの
クリアを同時に行う命令を備えたことに特徴がある。
また、本発明の情報処理装置は、加算器と、乗算器と、
アキュムレータと、データメモリと、レジスタとを有す
る情報処理装置において、前記アキュムレータに前記デ
ータメモリか、前記レジスタかのいずれか一方からデー
タを直接転送する手段を設け、乗算と前記アキュムレー
タへのデータ転送を同時に行う命令を備えたことに特徴
がある。
アキュムレータと、データメモリと、レジスタとを有す
る情報処理装置において、前記アキュムレータに前記デ
ータメモリか、前記レジスタかのいずれか一方からデー
タを直接転送する手段を設け、乗算と前記アキュムレー
タへのデータ転送を同時に行う命令を備えたことに特徴
がある。
さらに、上記情報処理装置において、演算結果の丸め演
算のためのアキュムレータの初期セットと乗算を同時に
行う命令を備えたことにも特徴がある。
算のためのアキュムレータの初期セットと乗算を同時に
行う命令を備えたことにも特徴がある。
本発明においては、アキュムレータをクリアする専用回
路を設け、乗算しながらアキュムレータのクリアを行う
命令を備えた。これにより、アキュム°レータクリアだ
けのステップが不必要となり、積和演算の速度が１デー
タあたり１ステツプ高速化することができる。また、ア
キュムレータにレジスタまたはメモリから直接転送する
回路を設け。
路を設け、乗算しながらアキュムレータのクリアを行う
命令を備えた。これにより、アキュム°レータクリアだ
けのステップが不必要となり、積和演算の速度が１デー
タあたり１ステツプ高速化することができる。また、ア
キュムレータにレジスタまたはメモリから直接転送する
回路を設け。
乗算しながらアキュムレータにある値の転送を行う命令
を備えた。これにより、積和演算結果にある定数を加算
した結果を求める時に、加算のみを行うステップが不必
要となり、演算速度を１データあたり１ステツプ高速化
することができる。
を備えた。これにより、積和演算結果にある定数を加算
した結果を求める時に、加算のみを行うステップが不必
要となり、演算速度を１データあたり１ステツプ高速化
することができる。
以下、本発明の一実施例を、図面により詳細に説明する
。
。
第１図は、本発明の一実施例を示す情報処理装置の構成
図である。これは、パイプライン処理で積和演算等を行
うための構成を示している。
図である。これは、パイプライン処理で積和演算等を行
うための構成を示している。
第１図において、１はアキュムレータ（Ａ ＣＣ）９を
クリアするための０”データを出力する“０″′デ一タ
出力回路、２は乗算器（ＭＵＬＴ）８の出力を一時格納
するＭＵＬＴ出力レジスタ、３はＡＣＣ９への入力を選
択するＡＣＣ入力セレクタ、４はセレクタ、５は積和演
算の結果を丸めて出力するための丸め演算用回路、６は
各種データを格納しているデータメモリ、７は加算を行
う算術論理ユニット（ＡＬＵ）、８は乗算を行う乗算器
（ＭＵＬＴ）、９は演算結果を一時記憶するアキュムレ
ータ（ＡＣＣ）、１０は汎用レジスタ、１０は外部イン
タフェース回路、１１は命令解読用のデコーダ、１２は
命令語（命令コード）を格納している命令メモリである
。
クリアするための０”データを出力する“０″′デ一タ
出力回路、２は乗算器（ＭＵＬＴ）８の出力を一時格納
するＭＵＬＴ出力レジスタ、３はＡＣＣ９への入力を選
択するＡＣＣ入力セレクタ、４はセレクタ、５は積和演
算の結果を丸めて出力するための丸め演算用回路、６は
各種データを格納しているデータメモリ、７は加算を行
う算術論理ユニット（ＡＬＵ）、８は乗算を行う乗算器
（ＭＵＬＴ）、９は演算結果を一時記憶するアキュムレ
ータ（ＡＣＣ）、１０は汎用レジスタ、１０は外部イン
タフェース回路、１１は命令解読用のデコーダ、１２は
命令語（命令コード）を格納している命令メモリである
。
本実施例では、ＡＣＣ９の入力選択に、ＡＬＵ出力のほ
か、′Ｏ”データ出力回路１を設けている。これにより
、データバスを使わずに独立にＡＣＣ９をクリアするこ
とができる０乗算とＡＣＣ９のクリアを同時に行う命令
（後述第２図参照）を備えることにより、１データごと
に必要なＡＣＣのクリアだけのステップが不要となり、
データ処理時間を短縮することができる。
か、′Ｏ”データ出力回路１を設けている。これにより
、データバスを使わずに独立にＡＣＣ９をクリアするこ
とができる０乗算とＡＣＣ９のクリアを同時に行う命令
（後述第２図参照）を備えることにより、１データごと
に必要なＡＣＣのクリアだけのステップが不要となり、
データ処理時間を短縮することができる。
また、丸め演算用回路５は、積和演算の結果を丸めて出
力する時に、積和演算の初期設定としてＡＣＣクリアの
代りに選択されるものである。例えば、１６ビツトのデ
ータを積和演算すると、結果は３２ビツトとなるが、出
力は１６ビツトなので丸め演算をする必要がでてくる。
力する時に、積和演算の初期設定としてＡＣＣクリアの
代りに選択されるものである。例えば、１６ビツトのデ
ータを積和演算すると、結果は３２ビツトとなるが、出
力は１６ビツトなので丸め演算をする必要がでてくる。
丸め演算の方法は、ＭＳＢ（最上位ビット）から数えて
１７ビツト目に′１′″をカロえて、その後１６ビツト
目までを出力すればよい。すなわち、１７ビツト目が１
４０ Ｉ＋の場合は切捨て、＃ １７１の場合は切上げ
が行われることになる。丸め演算用回路５には、１７ビ
ツト目が１″′で他のビットは“０″の定数を入れてお
き、積和演算の初期設定にＡＣＣ９の選択をこの回路５
にすることにより、丸め演算された結果が直接出力され
る。これにより、表面上は丸め演算用のステップ数の増
加はなしに、丸め演算も含む積和演算ができるので、デ
ータ処理時間を大幅に短縮することができる。
１７ビツト目に′１′″をカロえて、その後１６ビツト
目までを出力すればよい。すなわち、１７ビツト目が１
４０ Ｉ＋の場合は切捨て、＃ １７１の場合は切上げ
が行われることになる。丸め演算用回路５には、１７ビ
ツト目が１″′で他のビットは“０″の定数を入れてお
き、積和演算の初期設定にＡＣＣ９の選択をこの回路５
にすることにより、丸め演算された結果が直接出力され
る。これにより、表面上は丸め演算用のステップ数の増
加はなしに、丸め演算も含む積和演算ができるので、デ
ータ処理時間を大幅に短縮することができる。
第２図は１本発明の特徴的なＡＣＣのクリアと乗算を同
時に行う命令（ＣＬＭ）の命令コードの一例を示す図で
ある。
時に行う命令（ＣＬＭ）の命令コードの一例を示す図で
ある。
積和演算命令（ＡＤＭ）にＡＣＣＣＣ選方選択用情報て
２ビツトを追加していることに特徴がある。この２ビツ
トにより、ＡＣＣ９への入力を、ＡＬＵ７と１１０ Ｉ
ｔデータ出力回路１と丸め演算用回路５の３つに切換え
ることができる。なお、選択肢がＡＬＵ７と゛′０″デ
ータ出カ回路１の２つの時は１ビツトの追加でよい。こ
のように、命令コードには数ビツト追加するだけで処理
時間の短縮が図れる。
２ビツトを追加していることに特徴がある。この２ビツ
トにより、ＡＣＣ９への入力を、ＡＬＵ７と１１０ Ｉ
ｔデータ出力回路１と丸め演算用回路５の３つに切換え
ることができる。なお、選択肢がＡＬＵ７と゛′０″デ
ータ出カ回路１の２つの時は１ビツトの追加でよい。こ
のように、命令コードには数ビツト追加するだけで処理
時間の短縮が図れる。
第３図は本実施例のＣＬＭ命令による命令セットを用い
た１データあたり３回の積和演算からなるパイプライン
処理のタイミングチャートであり、第４図は従来の命令
セットを用いた同様の積和演算のタイミングチャートで
ある。以下、本実施例のＣＬＭ命令による動作を、従来
と比較しながら説明する。
た１データあたり３回の積和演算からなるパイプライン
処理のタイミングチャートであり、第４図は従来の命令
セットを用いた同様の積和演算のタイミングチャートで
ある。以下、本実施例のＣＬＭ命令による動作を、従来
と比較しながら説明する。
従来では、ＡＣＣのクリアと乗算を同時にする命令がな
いために、ＡＣＣのクリア（ＣＬＡ）をしている時は乗
算器は何もできず（ＮＯＰ）、次のステップでは乗算（
ＭＬＴ）をするが、ＡＬＵは何もしないというように無
駄が多かった。
いために、ＡＣＣのクリア（ＣＬＡ）をしている時は乗
算器は何もできず（ＮＯＰ）、次のステップでは乗算（
ＭＬＴ）をするが、ＡＬＵは何もしないというように無
駄が多かった。
これに対し、本実施例では、ＣＬＭ命令により乗算とＡ
ＣＣクリアが同時に行うことができるため、これまで２
ステツプかかっていた処理が１ステツプに短縮され、無
駄をなくすることができる。
ＣＣクリアが同時に行うことができるため、これまで２
ステツプかかっていた処理が１ステツプに短縮され、無
駄をなくすることができる。
また、１データあたり１ステツプ短縮できると、多量の
データを扱う信号処理で；土、総合的な計算時間の短縮
効果は大きい。
データを扱う信号処理で；土、総合的な計算時間の短縮
効果は大きい。
第５図は、本発明の特徴的なデータメモリ６からＡＣＣ
９へのデータ転送と乗算を同時に行う命令（ＬＤＭ）の
命令コードの一例を示す図である。
９へのデータ転送と乗算を同時に行う命令（ＬＤＭ）の
命令コードの一例を示す図である。
ここでは、ＡＬＵ７の入力選択を第１図に示すデータメ
モリ６に設定し、ＡＬＵ７の内部を通過させて、ＡＣＣ
９へ任意の値をセットすることができる。以下、−例と
して画像の回転と移動を行うアフィン変換の例を用いて
動作を説明する。アフィン変換では、各画素の位置を次
式のような行列計算で行う。
モリ６に設定し、ＡＬＵ７の内部を通過させて、ＡＣＣ
９へ任意の値をセットすることができる。以下、−例と
して画像の回転と移動を行うアフィン変換の例を用いて
動作を説明する。アフィン変換では、各画素の位置を次
式のような行列計算で行う。
ａ”ｌ：定数
この計算で１行列の乗算の部分は実際の処理としては積
和演算となり、加算の部分は１データごとに定数を加算
することになる。
和演算となり、加算の部分は１データごとに定数を加算
することになる。
第６図は本実施例のＬＤＭ命令による命令セットを用い
たアフィン変換の一部のタイミングチャー１−であり、
第７図は従来の命令セットを用いた同様の演算のタイミ
ングチャートである。以下、本実施例のＬＤＭ命令によ
る動作を、従来と比較しながら説明する。
たアフィン変換の一部のタイミングチャー１−であり、
第７図は従来の命令セットを用いた同様の演算のタイミ
ングチャートである。以下、本実施例のＬＤＭ命令によ
る動作を、従来と比較しながら説明する。
従来では加算する定数をＡＣＣ９にセットする命令（Ｌ
ＤＡ）のみに１ステツプ必要としたのに対し、本実施例
では、ＡＣＣ９への定数セット（ＬＤＡ）と乗算（ＭＬ
Ｔ）が同時にできる命令（ＬＤＭ）を備えているので、
見かけ止定数の加算に必要なステップは不要となる。し
たがって、１データあたり１ステツプの時間短縮を可能
にすることができる。
ＤＡ）のみに１ステツプ必要としたのに対し、本実施例
では、ＡＣＣ９への定数セット（ＬＤＡ）と乗算（ＭＬ
Ｔ）が同時にできる命令（ＬＤＭ）を備えているので、
見かけ止定数の加算に必要なステップは不要となる。し
たがって、１データあたり１ステツプの時間短縮を可能
にすることができる。
以下、本実施例の効果を、具体例を用いて説明する。
前記アフィン変換（前記（１）式）の例では、１データ
の変換をするのに、３回の積和演算を行う。
の変換をするのに、３回の積和演算を行う。
したがって、３回の積和演算ごとにＡＣＣの初期設定（
またはクリア）が必要となる。１ステツプ５０ｎｓの装
置を使ってこの変換を、５１２Ｘ５１２×５１２ビット
空間のデータに対して行うと、従来の命令では５１２Ｘ
５１２Ｘ５１２Ｘ３（回）×５（ステップ）Ｘ５０ｎｓ
＝１０１秒（第７図参照）の時間が必要となるが、本実
施例を用いると、５１２Ｘ５１２Ｘ５１２Ｘ３（回）×
４（ステップ）Ｘ５０ｎｓ＝８１秒（第６図参照）に短
縮することができ。
またはクリア）が必要となる。１ステツプ５０ｎｓの装
置を使ってこの変換を、５１２Ｘ５１２×５１２ビット
空間のデータに対して行うと、従来の命令では５１２Ｘ
５１２Ｘ５１２Ｘ３（回）×５（ステップ）Ｘ５０ｎｓ
＝１０１秒（第７図参照）の時間が必要となるが、本実
施例を用いると、５１２Ｘ５１２Ｘ５１２Ｘ３（回）×
４（ステップ）Ｘ５０ｎｓ＝８１秒（第６図参照）に短
縮することができ。
２０％の時間短縮となる。
以上説明したように、本発明によれば、積和演算におけ
るアキュムレータのクリアまたはアキュムレータへのデ
ータ転送と、乗算を同時に行う命令を備えているので、
１データあたり１ステツプの時間短縮をすることができ
、積和演算の高速化を図れる。積和演算を用いた信号処
理はデータの数が非常に多いので、全体での時間短縮の
効果は大きい。
るアキュムレータのクリアまたはアキュムレータへのデ
ータ転送と、乗算を同時に行う命令を備えているので、
１データあたり１ステツプの時間短縮をすることができ
、積和演算の高速化を図れる。積和演算を用いた信号処
理はデータの数が非常に多いので、全体での時間短縮の
効果は大きい。
第１図（本本発明の一実施例を示す情報処理装置の構成
図、第２図は本発明の特徴的な命令コード（ＣＬＭ）の
−例を示す図、第３図は第２図の命令を用いた３回の積
和演算を示すタイミングチャート、第４図は従来例によ
る３回の積和演算のタイミングチャート、第５ＵｆＡは
本発明の特徴的な命令コード（ＬＤＭ）を示す図、第６
図は第５図の命令を用いたＡＣＣへの初期値セットと３
回積和演算を示すタイミングチャート、第７図は従来例
による第６図と同様の演算を示すタイミングチャートで
ある。 １：“０″デ一タ出力回路、２：ＭＵＬＴ出力レジスタ
、３ ： ＡＣＣ入力セレクタ、４：セレクタ、５：丸
め演算用回路、６：データメモリ、７：算術論理ユニッ
ト（Ａ Ｌ Ｕ）、８：乗算器（ＭＵＬＴ）。 ９：アキュムレータ（ＡＣＣ）。 特許出願人 株式会社 日立製作所 代理人弁理士磯村雅蒙ＦＱ二、； ：Ｐ ・°与２〈 第 ｌ 図
図、第２図は本発明の特徴的な命令コード（ＣＬＭ）の
−例を示す図、第３図は第２図の命令を用いた３回の積
和演算を示すタイミングチャート、第４図は従来例によ
る３回の積和演算のタイミングチャート、第５ＵｆＡは
本発明の特徴的な命令コード（ＬＤＭ）を示す図、第６
図は第５図の命令を用いたＡＣＣへの初期値セットと３
回積和演算を示すタイミングチャート、第７図は従来例
による第６図と同様の演算を示すタイミングチャートで
ある。 １：“０″デ一タ出力回路、２：ＭＵＬＴ出力レジスタ
、３ ： ＡＣＣ入力セレクタ、４：セレクタ、５：丸
め演算用回路、６：データメモリ、７：算術論理ユニッ
ト（Ａ Ｌ Ｕ）、８：乗算器（ＭＵＬＴ）。 ９：アキュムレータ（ＡＣＣ）。 特許出願人 株式会社 日立製作所 代理人弁理士磯村雅蒙ＦＱ二、； ：Ｐ ・°与２〈 第 ｌ 図
Claims (1)
- 【特許請求の範囲】 １、加算器と、乗算器と、アキュムレータとを有する情
報処理装置において、前記アキュムレータを他の動作と
は並列にクリアする手段を設け、乗算と前記アキュムレ
ータのクリアを同時に行う命令を備えたことを特徴とす
る情報処理装置。 ２、加算器と、乗算器と、アキュムレータと、データメ
モリと、レジスタとを有する情報処理装置において、前
記アキュムレータに前記データメモリか、前記レジスタ
かのいずれか一方からデータを直接転送する手段を設け
、乗算と前記アキュムレータへのデータ転送を同時に行
う命令を備えたことを特徴とする情報処理装置。 ３、特許請求の範囲第２項記載の情報処理装置において
、演算結果の丸め演算のためのアキュムレータの初期セ
ットと乗算を同時に行う命令を備えたことを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9527388A JP2643279B2 (ja) | 1988-04-18 | 1988-04-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9527388A JP2643279B2 (ja) | 1988-04-18 | 1988-04-18 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01266668A true JPH01266668A (ja) | 1989-10-24 |
| JP2643279B2 JP2643279B2 (ja) | 1997-08-20 |
Family
ID=14133165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9527388A Expired - Fee Related JP2643279B2 (ja) | 1988-04-18 | 1988-04-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643279B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032970A (ja) * | 1989-05-30 | 1991-01-09 | Fujitsu Ltd | 演算回路 |
| JPH044464A (ja) * | 1990-02-05 | 1992-01-08 | Matsushita Electric Ind Co Ltd | 累算器 |
-
1988
- 1988-04-18 JP JP9527388A patent/JP2643279B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032970A (ja) * | 1989-05-30 | 1991-01-09 | Fujitsu Ltd | 演算回路 |
| JPH044464A (ja) * | 1990-02-05 | 1992-01-08 | Matsushita Electric Ind Co Ltd | 累算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643279B2 (ja) | 1997-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |