JPH044464A - 累算器 - Google Patents
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- JPH044464A JPH044464A JP2408820A JP40882090A JPH044464A JP H044464 A JPH044464 A JP H044464A JP 2408820 A JP2408820 A JP 2408820A JP 40882090 A JP40882090 A JP 40882090A JP H044464 A JPH044464 A JP H044464A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
この発明は、固定小数点演算方式のデジタル演算回路に
関するものであり、特にデータ列の総和を演算し、さら
に有効ビット長に丸め演算を行う累算器に関するもので
ある。 ［０００２］
関するものであり、特にデータ列の総和を演算し、さら
に有効ビット長に丸め演算を行う累算器に関するもので
ある。 ［０００２］
デジタル演算を行う演算装置においては、データ列ＤＩ
（ｎ）： （ｎ＝１〜Ｎ）の総和を求める演算（累
算）が頻出する。特に、デジタル信号処理においては、
畳み込み演算、マトリクス演算等、累算が頻出する。こ
のとき、固定小数点演算方式の累算器においては、演算
誤差を最小にするために、加算器およびレジスタのビッ
ト幅を入力データのビット幅よりオーバーフローが起こ
らないように大きく設計してあり、演算結果ＤＯを精度
良く有限のビット幅で、たとえば入力データ列と同じビ
ット幅で表現するため、丸め演算（四捨五入、ここでは
Ｏ捨１人）が行われる。なお、丸め演算とは、累算結果
に２ を加算し、加算結果をシフタで右シフトして２
の桁以上の下位ビットを切り捨てる演算をいい、累算の
回数と最終出力のビット幅が決まれば、丸め演算の桁ｍ
も決定されるものである。 ［０００３］ 図５は従来の累算器の一構成例を示すブロック図であり
、１は累算用の加算器２はレジスタ、３はリセット回路
、４は丸め演算用の加算器、５は右シフトを行うシフタ
である。 ここで、加算器１，４．レジスタ２およびシフタ５のビ
ット幅は、前述のように入力ＤＩのビット幅より大きく
設計されている。 ［０００４］ 以下に、図５の累算器の動作を図６の動作タイミング図
を参照しながら説明する。 図５の加算器１には、図６（ｂ）に示す入力データ列Ｄ
Ｉ （ｎ）： （ｎ＝１〜Ｎ）と図６ （Ｃ）に示す
レジスタ２の出力Ｑ （ｎ）； （ｎ＝１〜Ｎ）とが
図６ （ａ）に示すクロックに同期して一方および他方
の入力端子にそれぞれ順次入力される。加算された結果
Ａ （ｎ）； （ｎ＝１〜Ｎ）がレジスタ２に入力さ
れ、つぎのクロックで順次取り込まれる。すなわち、Ｑ
（ｎ）＝Ａ （ｎ−１）である。 ［０００５］ 以上の一連の演算により、入力データ列ＤＩ （ｎ）
の累算が行われる。ただしレジスタ２は、リセット回路
３の制御により、予めＩＩ Ｏ１１すなわちＱ （０）
＝０にリセットされていなければならない。 以上の演算により、入力データ列ＤＩ （ｎ）の総和
がレジスタ２の出力Ｑ （Ｎ）として求められるが、前
述のように精度良く有限のビット長で表現するため、丸
め演算（四捨五入）が必要である。すなわち、２ を加
算して、２ の桁以下の下位ビットを切り捨てる演算が
必要である。このような丸め演算を行うために累算用の
加算器１とは別の丸め演算用の加算器４を設け、この加
算器４でレジスタ２に得られている入力データ列ＤＩ
（ｎ）の総和つまり出力Ｑ （Ｎ）と、丸め演算用の
加算データＲ（Ｒ＝２）とを加算する。そして、この演
算結果（図６ （ｄ）参照）をシフタ５で右シフトして
、２ の桁以下の下位ビットを切り捨てる演算を行って
出力するようにしている（図６（ｅ）参照）。 ［０００６］
（ｎ）： （ｎ＝１〜Ｎ）の総和を求める演算（累
算）が頻出する。特に、デジタル信号処理においては、
畳み込み演算、マトリクス演算等、累算が頻出する。こ
のとき、固定小数点演算方式の累算器においては、演算
誤差を最小にするために、加算器およびレジスタのビッ
ト幅を入力データのビット幅よりオーバーフローが起こ
らないように大きく設計してあり、演算結果ＤＯを精度
良く有限のビット幅で、たとえば入力データ列と同じビ
ット幅で表現するため、丸め演算（四捨五入、ここでは
Ｏ捨１人）が行われる。なお、丸め演算とは、累算結果
に２ を加算し、加算結果をシフタで右シフトして２
の桁以上の下位ビットを切り捨てる演算をいい、累算の
回数と最終出力のビット幅が決まれば、丸め演算の桁ｍ
も決定されるものである。 ［０００３］ 図５は従来の累算器の一構成例を示すブロック図であり
、１は累算用の加算器２はレジスタ、３はリセット回路
、４は丸め演算用の加算器、５は右シフトを行うシフタ
である。 ここで、加算器１，４．レジスタ２およびシフタ５のビ
ット幅は、前述のように入力ＤＩのビット幅より大きく
設計されている。 ［０００４］ 以下に、図５の累算器の動作を図６の動作タイミング図
を参照しながら説明する。 図５の加算器１には、図６（ｂ）に示す入力データ列Ｄ
Ｉ （ｎ）： （ｎ＝１〜Ｎ）と図６ （Ｃ）に示す
レジスタ２の出力Ｑ （ｎ）； （ｎ＝１〜Ｎ）とが
図６ （ａ）に示すクロックに同期して一方および他方
の入力端子にそれぞれ順次入力される。加算された結果
Ａ （ｎ）； （ｎ＝１〜Ｎ）がレジスタ２に入力さ
れ、つぎのクロックで順次取り込まれる。すなわち、Ｑ
（ｎ）＝Ａ （ｎ−１）である。 ［０００５］ 以上の一連の演算により、入力データ列ＤＩ （ｎ）
の累算が行われる。ただしレジスタ２は、リセット回路
３の制御により、予めＩＩ Ｏ１１すなわちＱ （０）
＝０にリセットされていなければならない。 以上の演算により、入力データ列ＤＩ （ｎ）の総和
がレジスタ２の出力Ｑ （Ｎ）として求められるが、前
述のように精度良く有限のビット長で表現するため、丸
め演算（四捨五入）が必要である。すなわち、２ を加
算して、２ の桁以下の下位ビットを切り捨てる演算が
必要である。このような丸め演算を行うために累算用の
加算器１とは別の丸め演算用の加算器４を設け、この加
算器４でレジスタ２に得られている入力データ列ＤＩ
（ｎ）の総和つまり出力Ｑ （Ｎ）と、丸め演算用の
加算データＲ（Ｒ＝２）とを加算する。そして、この演
算結果（図６ （ｄ）参照）をシフタ５で右シフトして
、２ の桁以下の下位ビットを切り捨てる演算を行って
出力するようにしている（図６（ｅ）参照）。 ［０００６］
以上のように、従来の累算器において丸め演算を行う場
合には、丸め演算のために入力データ列ＤＩ （ｎ）の
総和を求めた後で、丸め演算用の加算器４を用いてさら
に演算処理しなければならない。すなわち、回路規模お
よび演算時間が大きくなるという問題がある。特に、デ
ジタル信号処理等においては、処理のリアルタイム性が
重要であり、頻出する累算において、演算時間の短縮は
重大な課題であり、回路規模の削減も同様に重大課題で
ある。 ［０００７］
合には、丸め演算のために入力データ列ＤＩ （ｎ）の
総和を求めた後で、丸め演算用の加算器４を用いてさら
に演算処理しなければならない。すなわち、回路規模お
よび演算時間が大きくなるという問題がある。特に、デ
ジタル信号処理等においては、処理のリアルタイム性が
重要であり、頻出する累算において、演算時間の短縮は
重大な課題であり、回路規模の削減も同様に重大課題で
ある。 ［０００７］
この発明の累算器は、入力データ列のビット幅より大き
いビット幅の加算器とレジスタとを主構成要素として、
入力データ列を加算器の一方の入力端子に入力しレジス
タの出力を加算器の他方の入力端子に入力し加算器の出
力をレジスタに入力することにより、入力データ列を累
算するとともに丸め演算用の加算データを加算し、得ら
れた演算結果をシフタにより右シフトして下位ビットを
切り捨てることにより、任意のビット幅に丸め演算を行
って出力するようにした固定小数点演算方式の累算器で
あって、 請求項１では、レジスタの内容を丸め演算用の加算デー
タに初期設定するための初期値設定回路を設けている。 ［０００８］ また、請求項２では、加算器の他方の入力端子にマルチ
プレクサを設け、入力データ列の第１番目のデータが加
算器の一方の入力端子に入力されるときだけ丸め演算用
の加算データを選択して加算器の他方の入力端子に入力
し、入力データ列の第２番目以降のデータが加算器の一
方の入力端子に入力されるときはレジスタの出力を選択
して加算器の他方の入力端子に入力するように、マルチ
プレクサを制御している。 ［０００９］
いビット幅の加算器とレジスタとを主構成要素として、
入力データ列を加算器の一方の入力端子に入力しレジス
タの出力を加算器の他方の入力端子に入力し加算器の出
力をレジスタに入力することにより、入力データ列を累
算するとともに丸め演算用の加算データを加算し、得ら
れた演算結果をシフタにより右シフトして下位ビットを
切り捨てることにより、任意のビット幅に丸め演算を行
って出力するようにした固定小数点演算方式の累算器で
あって、 請求項１では、レジスタの内容を丸め演算用の加算デー
タに初期設定するための初期値設定回路を設けている。 ［０００８］ また、請求項２では、加算器の他方の入力端子にマルチ
プレクサを設け、入力データ列の第１番目のデータが加
算器の一方の入力端子に入力されるときだけ丸め演算用
の加算データを選択して加算器の他方の入力端子に入力
し、入力データ列の第２番目以降のデータが加算器の一
方の入力端子に入力されるときはレジスタの出力を選択
して加算器の他方の入力端子に入力するように、マルチ
プレクサを制御している。 ［０００９］
請求項１の構成によれば、予め丸め演算用の加算データ
を初期値設定回路に設定しておき、累算を行う前に丸め
演算用の加算データをレジスタにセットすることにより
、丸め演算用の加算データを初期値として入力データ列
を累算していくことになる。 ［００１０］ また、請求項２の構成によれば、入力データ列の第１番
目のデータが入力されるときに丸め演算用の加算データ
が加算器に同時に入力され、請求項１の構成と同様に、
丸め演算用の加算データに入力データ列を累算していく
ことになる。 この結果、丸め演算のための加算器を必要とせずに入力
データ列を累算するとともに丸め演算用の加算データを
加算することが可能となり、また演算時間は丸め算なし
の累算のみの時間と等しくなる。この結果、回路規模お
よび演算時間を大幅に削減できる。 ［００１１］
を初期値設定回路に設定しておき、累算を行う前に丸め
演算用の加算データをレジスタにセットすることにより
、丸め演算用の加算データを初期値として入力データ列
を累算していくことになる。 ［００１０］ また、請求項２の構成によれば、入力データ列の第１番
目のデータが入力されるときに丸め演算用の加算データ
が加算器に同時に入力され、請求項１の構成と同様に、
丸め演算用の加算データに入力データ列を累算していく
ことになる。 この結果、丸め演算のための加算器を必要とせずに入力
データ列を累算するとともに丸め演算用の加算データを
加算することが可能となり、また演算時間は丸め算なし
の累算のみの時間と等しくなる。この結果、回路規模お
よび演算時間を大幅に削減できる。 ［００１１］
図１は請求項１の発明の累算器の一実施例を示すブロッ
ク図である。図１において、１は加算器、２はレジスタ
、５はシフタであり、これらは図５の従来例と同一構成
要素である。ここで、加算器１．レジスタ２およびシフ
タ５は、入力データＤＩのビット幅より大きく設計され
ている。そして、６は丸め演算用の加算データをレジス
タ５にセットするための初期値設定回路である。 ［００１２］ 以下に、図１の累算器の動作を図２の動作タイミング図
を参照しながら説明する。 図１の加算器１には、図２（ｂ）に示す入力データ列Ｄ
Ｉ （ｎ）； （ｎ＝１〜Ｎ）と図２ （Ｃ）に示す
レジスタ２の出力Ｑ （ｎ）： （ｎ＝１〜Ｎ）とが
図２（ａ）に示すクロックに同期して一方および他方の
入力端子にそれぞれ順次入力される。加算された結果Ａ
（ｎ）； （ｎ＝１〜Ｎ）がレジスタ２に入力され
、つぎのクロックで順次取り込まれる。すなわち、Ｑ
（ｎ）＝Ａ （ｎ−１）である。 ［００１３］ 以上の一連の演算により、入力データ列ＤＩ （ｎ）
の累算が行われる。ただしレジスタ２は、初期値設定回
路６の制御により、予め丸め演算用の加算データＲ（Ｒ
＝２）が設定される。すなわち、Ｑ （０）＝Ｒである
。 初期値の設定は従来の累算器において、レジスタ２をリ
セットする処理と同様に簡単に実現できる。 ［００１４］ 以上の演算により、出力Ｑ （Ｎ）・には、入力データ
列ＤＩ （ｎ）の総和が求められるが、この時すでに
丸め演算用の加算データＲ（Ｒ＝２）に対して入力デー
タ列ＤＩ （ｎ）が累算されており、後はこの演算結果
Ｄｏをシフタ５で右シフトして、２ の相思下の下位ビ
ットを切り捨てる演算を行って出力（図２（ｄ）参照）
するだけで丸め演算が実現できる。 ［００１５］ この実施例によれば、従来例のような丸め演算用の加算
器を必要とせずに丸め演算用の加算データＲ（Ｒ＝２）
を累算結果に加えることができ、丸め演算用の加算器が
不要な分だけ回路規模を縮小することができる。また、
従来例のような加算演算は行わず、加算データＲをレジ
スタ２に初期設定するだけであるので累算および丸め演
算に要する演算時間を削減することができる。 ［００１６］ つぎに、図３は請求項２の発明の累算器の一実施例を示
すブロック図である。 図３において、１は加算器、２はレジスタ、５はシフタ
であり、これらは図５の従来例と同一構成要素である。 ここでも、加算器１．レジスタ２およびシフタ５は入力
データＤＩのビット幅より大きく設計されている。そし
て、７はマルチプレクサであり、レジスタ２の出力かま
たは丸め演算用の加算データとなる初期値（Ｒ）を選択
して加算器１の他方の入力端子へ加える。 ［００１７］ 図３の累算器の動作を図４の動作タイミング図とともに
説明する。 図３の加算器１には図４（ｂ）に示す入力データ列ＤＩ
（ｎ）： （ｎ＝１〜Ｎ）と図４（Ｃ）に示すマル
チプレクサ７の出力Ｑ （ｎ）： （ｎ＝１〜Ｎ）と
が図４（ａ）に示すクロックに同期して一方および他方
の入力端子にそれぞれ順次入力される。加算された結果
Ａ （ｎ）； （ｎ＝１〜Ｎ）がレジスタ２に入力さ
れ、つぎのクロックで順次取り込まれる。 ［００１８］ ここで、マルチプレクサ７は、入力データ列ＤＩ （ｎ
）の第１番目のデータＤＩ （１）が入力されるときだ
け前記丸め演算用の加算データＲを選択して加算器１の
他方に入力端子に入力し、通常（第２番目以降のデータ
ＤＩ （２）〜ＤＩ （Ｎ）の入力時）は前記レジスタ
２からの出力を選択して加算器１の他方の入力端子へ入
力（帰還）するように、マルチプレクサ７が制御されて
いる。すなわち、Ｑ （０）＝Ｒである。 ［００１９］ 以上の演算により、Ｑ （Ｎ）には入力データ列ＤＩ
（ｎ）の総和が求められるが、この時すでに丸め演算
のための加算データＲ（Ｒ＝２）に対して入力データ列
ＤＩ （ｎ）が累算されており、後はこの演算結果ＤＯ
をシフタ５で右シフトして、出力するだけで丸め演算が
実現できる（図４（ｄ）参照）。 この実施例においても、請求項１の発明と同様、丸め演
算のための第２の加算器を必要とせず、さらに演算時間
は丸め演算なしの累算のみの時間と等しくなり回路規模
および演算時間を削減できるものである。 ［００２０］
ク図である。図１において、１は加算器、２はレジスタ
、５はシフタであり、これらは図５の従来例と同一構成
要素である。ここで、加算器１．レジスタ２およびシフ
タ５は、入力データＤＩのビット幅より大きく設計され
ている。そして、６は丸め演算用の加算データをレジス
タ５にセットするための初期値設定回路である。 ［００１２］ 以下に、図１の累算器の動作を図２の動作タイミング図
を参照しながら説明する。 図１の加算器１には、図２（ｂ）に示す入力データ列Ｄ
Ｉ （ｎ）； （ｎ＝１〜Ｎ）と図２ （Ｃ）に示す
レジスタ２の出力Ｑ （ｎ）： （ｎ＝１〜Ｎ）とが
図２（ａ）に示すクロックに同期して一方および他方の
入力端子にそれぞれ順次入力される。加算された結果Ａ
（ｎ）； （ｎ＝１〜Ｎ）がレジスタ２に入力され
、つぎのクロックで順次取り込まれる。すなわち、Ｑ
（ｎ）＝Ａ （ｎ−１）である。 ［００１３］ 以上の一連の演算により、入力データ列ＤＩ （ｎ）
の累算が行われる。ただしレジスタ２は、初期値設定回
路６の制御により、予め丸め演算用の加算データＲ（Ｒ
＝２）が設定される。すなわち、Ｑ （０）＝Ｒである
。 初期値の設定は従来の累算器において、レジスタ２をリ
セットする処理と同様に簡単に実現できる。 ［００１４］ 以上の演算により、出力Ｑ （Ｎ）・には、入力データ
列ＤＩ （ｎ）の総和が求められるが、この時すでに
丸め演算用の加算データＲ（Ｒ＝２）に対して入力デー
タ列ＤＩ （ｎ）が累算されており、後はこの演算結果
Ｄｏをシフタ５で右シフトして、２ の相思下の下位ビ
ットを切り捨てる演算を行って出力（図２（ｄ）参照）
するだけで丸め演算が実現できる。 ［００１５］ この実施例によれば、従来例のような丸め演算用の加算
器を必要とせずに丸め演算用の加算データＲ（Ｒ＝２）
を累算結果に加えることができ、丸め演算用の加算器が
不要な分だけ回路規模を縮小することができる。また、
従来例のような加算演算は行わず、加算データＲをレジ
スタ２に初期設定するだけであるので累算および丸め演
算に要する演算時間を削減することができる。 ［００１６］ つぎに、図３は請求項２の発明の累算器の一実施例を示
すブロック図である。 図３において、１は加算器、２はレジスタ、５はシフタ
であり、これらは図５の従来例と同一構成要素である。 ここでも、加算器１．レジスタ２およびシフタ５は入力
データＤＩのビット幅より大きく設計されている。そし
て、７はマルチプレクサであり、レジスタ２の出力かま
たは丸め演算用の加算データとなる初期値（Ｒ）を選択
して加算器１の他方の入力端子へ加える。 ［００１７］ 図３の累算器の動作を図４の動作タイミング図とともに
説明する。 図３の加算器１には図４（ｂ）に示す入力データ列ＤＩ
（ｎ）： （ｎ＝１〜Ｎ）と図４（Ｃ）に示すマル
チプレクサ７の出力Ｑ （ｎ）： （ｎ＝１〜Ｎ）と
が図４（ａ）に示すクロックに同期して一方および他方
の入力端子にそれぞれ順次入力される。加算された結果
Ａ （ｎ）； （ｎ＝１〜Ｎ）がレジスタ２に入力さ
れ、つぎのクロックで順次取り込まれる。 ［００１８］ ここで、マルチプレクサ７は、入力データ列ＤＩ （ｎ
）の第１番目のデータＤＩ （１）が入力されるときだ
け前記丸め演算用の加算データＲを選択して加算器１の
他方に入力端子に入力し、通常（第２番目以降のデータ
ＤＩ （２）〜ＤＩ （Ｎ）の入力時）は前記レジスタ
２からの出力を選択して加算器１の他方の入力端子へ入
力（帰還）するように、マルチプレクサ７が制御されて
いる。すなわち、Ｑ （０）＝Ｒである。 ［００１９］ 以上の演算により、Ｑ （Ｎ）には入力データ列ＤＩ
（ｎ）の総和が求められるが、この時すでに丸め演算
のための加算データＲ（Ｒ＝２）に対して入力データ列
ＤＩ （ｎ）が累算されており、後はこの演算結果ＤＯ
をシフタ５で右シフトして、出力するだけで丸め演算が
実現できる（図４（ｄ）参照）。 この実施例においても、請求項１の発明と同様、丸め演
算のための第２の加算器を必要とせず、さらに演算時間
は丸め演算なしの累算のみの時間と等しくなり回路規模
および演算時間を削減できるものである。 ［００２０］
請求項１の発明の累算器によれば、初期値設定回路を設
け、入力データ列の累算の前に丸め演算用の加算データ
をレジスタにセットすることにより、また請求項２の発
明の累算器によれば、加算器への他方の入力端子にマル
チプレクサを設け、入力データ列の第１番目のデータが
入力されるときだけ丸め演算用の加算データを加算器の
他方の入力端子に入力し、入力データ列の第２番目以降
のデータが加算器の一方の入力端子に入力されるときは
レジスタの出力を選択して加算器の他方の入力端子に入
力することにより、０からの累算ではなく、丸め演算用
の加算データに入力データ列を累算していくため、丸め
演算のための加算時間を全く必要とせず、丸め演算なし
の累算のみの時間と等しくなり、特にリアルタイム性の
重要なデジタル信号処理に用いれば、高速化の効果が非
常に大きい。 ［００２１］ また、丸め演算のための第２の加算器を必要としなくな
り、累算器の構成要素の中で最も回路規模の大きな加算
器を削減できるため、累算器の回路規模をおよそ半分に
まで削減できる優れた効果を有する。 また、この発明の累算器をプログラム制御方式の演算器
（プロセッサ）の構成要素として用い、レジスタへの加
算データの設定、すなわち初期値設定回路の動作を、プ
ログラム制御によりプロセッサの資源を用いて行わせる
方法も容易に実現できるが、この場合においても上記発
明の効果が得られる侵れなプロセッサを実現できる。
け、入力データ列の累算の前に丸め演算用の加算データ
をレジスタにセットすることにより、また請求項２の発
明の累算器によれば、加算器への他方の入力端子にマル
チプレクサを設け、入力データ列の第１番目のデータが
入力されるときだけ丸め演算用の加算データを加算器の
他方の入力端子に入力し、入力データ列の第２番目以降
のデータが加算器の一方の入力端子に入力されるときは
レジスタの出力を選択して加算器の他方の入力端子に入
力することにより、０からの累算ではなく、丸め演算用
の加算データに入力データ列を累算していくため、丸め
演算のための加算時間を全く必要とせず、丸め演算なし
の累算のみの時間と等しくなり、特にリアルタイム性の
重要なデジタル信号処理に用いれば、高速化の効果が非
常に大きい。 ［００２１］ また、丸め演算のための第２の加算器を必要としなくな
り、累算器の構成要素の中で最も回路規模の大きな加算
器を削減できるため、累算器の回路規模をおよそ半分に
まで削減できる優れた効果を有する。 また、この発明の累算器をプログラム制御方式の演算器
（プロセッサ）の構成要素として用い、レジスタへの加
算データの設定、すなわち初期値設定回路の動作を、プ
ログラム制御によりプロセッサの資源を用いて行わせる
方法も容易に実現できるが、この場合においても上記発
明の効果が得られる侵れなプロセッサを実現できる。
【図１】
図１は請求項１の発明の一実施例の累算器の構成を示す
ブロック図である。
ブロック図である。
【図２】
図２は図１の累算器の動作タイミング図である。
【図３】
図３は請求項２の発明の一実施例の累算器の構成を示す
ブロック図である。
ブロック図である。
【図４】
図４は図３の累算器の動作タイミング図である。
【図５】
図５は従来の累算器の構成を示すブロック図である。
【図６】
図６は図５の累算器の動作タイミング図である。
１ 加算器
２ レジスタ
５ シフタ
６ 初期値設定回路
７ マルチプレクサ
【図１１
図面
【図２】
【図３】
【図４】
【図５】
【図６】
Claims (2)
- 【請求項１】入力データ列のビット幅より大きいビット
幅の加算器とレジスタを主構成要素として、前記入力デ
ータ列を前記加算器の一方の入力端子に入力し前記レジ
スタの出力を前記加算器の他方の入力端子に入力し前記
加算器の出力を前記レジスタに入力することにより、前
記入力データ列を累算するとともに、丸め演算用の加算
データを加算し、得られた演算結果をシフタにより右シ
フトして下位ビットを切り捨てることにより、任意のビ
ット幅に丸め演算を行って出力するようにした固定小数
点演算方式の累算器であって、前記レジスタの内容を予
め前記丸め演算用の加算データに初期設定するための初
期値設定回路を設けたことを特徴とする累算器。 - 【請求項２】入力データ列のビット幅より大きいビット
幅の加算器とレジスタを主構成要素として、前記入力デ
ータ列を前記加算器の一方の入力端子に入力し前記レジ
スタの出力を前記加算器の他方の入力端子に入力し前記
加算器の出力を前記レジスタに入力することにより、前
記入力データ列を累算するとともに、丸め演算用の加算
データを加算し、得られた演算結果をシフタにより右シ
フトして下位ビットを切り捨てることにより、任意のビ
ット幅に丸め演算を行って出力するようにした固定小数
点演算方式の累算器であって、前記加算器の他方の入力
端子にマルチプレクサを設け、前記入力データ列の第１
番目のデータが前記加算器の一方の入力端子に入力され
るときだけ前記丸め演算用の加算データを選択して前記
加算器の他方の入力端子に入力し、前記入力データ列の
第２番目以降のデータが前記加算器の一方の入力端子に
入力されるときは前記レジスタの出力を選択して前記加
算器の他方の入力端子に入力するように、前記マルチプ
レクサを制御したことを特徴とする累算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2646590 | 1990-02-05 | ||
| JP2-26465 | 1990-02-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH044464A true JPH044464A (ja) | 1992-01-08 |
Family
ID=12194270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408820A Pending JPH044464A (ja) | 1990-02-05 | 1990-12-28 | 累算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH044464A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158814A (ja) * | 1987-12-16 | 1989-06-21 | Hitachi Ltd | 高速信号処理プロセツサ |
| JPH01266668A (ja) * | 1988-04-18 | 1989-10-24 | Hitachi Ltd | 情報処理装置 |
-
1990
- 1990-12-28 JP JP2408820A patent/JPH044464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158814A (ja) * | 1987-12-16 | 1989-06-21 | Hitachi Ltd | 高速信号処理プロセツサ |
| JPH01266668A (ja) * | 1988-04-18 | 1989-10-24 | Hitachi Ltd | 情報処理装置 |
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