JPH0778992B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH0778992B2 JPH0778992B2 JP63040017A JP4001788A JPH0778992B2 JP H0778992 B2 JPH0778992 B2 JP H0778992B2 JP 63040017 A JP63040017 A JP 63040017A JP 4001788 A JP4001788 A JP 4001788A JP H0778992 B2 JPH0778992 B2 JP H0778992B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ダイナミック型半導体記憶装置に関し、特
に、少ない消費電力で基板バイアス電圧を発生すること
が可能なダイナミック型半導体記憶装置に関する。
に、少ない消費電力で基板バイアス電圧を発生すること
が可能なダイナミック型半導体記憶装置に関する。
［従来の技術］ 近年、パーソナルコンピュータ（以下PCと略す）の普及
が著しい。特に、最近では、携帯型PCに対する需要が増
大している。携帯型PCに用いられる記憶装置は、バッテ
リバックアップ（電池保持）が可能な、低消費電力のも
のが要求される。
が著しい。特に、最近では、携帯型PCに対する需要が増
大している。携帯型PCに用いられる記憶装置は、バッテ
リバックアップ（電池保持）が可能な、低消費電力のも
のが要求される。
このような記憶装置として、通常、ダイナミック型半導
体記憶装置またはスタチック型半導体記憶装置が用いら
れる。このうちダイナミック型半導体記憶装置は、MOS
キャパシタに情報電荷を蓄積するという原理を利用して
いる。しかし、接合リークなどにより蓄積電荷が徐々に
失われるため、或る一定時間ごとに蓄積情報を再書込み
する必要がある。この再書込動作をリフレッシュとい
う。携帯用PCにおいてダイナミック型半導体記憶装置を
用いた場合、バッテリバックアップ時においても、一定
時間ごとにリフレッシュを行なう必要がある。
体記憶装置またはスタチック型半導体記憶装置が用いら
れる。このうちダイナミック型半導体記憶装置は、MOS
キャパシタに情報電荷を蓄積するという原理を利用して
いる。しかし、接合リークなどにより蓄積電荷が徐々に
失われるため、或る一定時間ごとに蓄積情報を再書込み
する必要がある。この再書込動作をリフレッシュとい
う。携帯用PCにおいてダイナミック型半導体記憶装置を
用いた場合、バッテリバックアップ時においても、一定
時間ごとにリフレッシュを行なう必要がある。
一方、ダイナミック型半導体記憶装置では、▲▼
オンリーリフレッシュ、▲▼ビフォア▲▼
リフレッシュなどの通常のリフレッシュモードは、外部
クロック信号により１サイクルずつ制御されて実行され
る。したがって、バッテリバックアップ時にこのような
通常のリフレッシュモードを用いるのは、複雑な制御が
必要となり好ましくない。
オンリーリフレッシュ、▲▼ビフォア▲▼
リフレッシュなどの通常のリフレッシュモードは、外部
クロック信号により１サイクルずつ制御されて実行され
る。したがって、バッテリバックアップ時にこのような
通常のリフレッシュモードを用いるのは、複雑な制御が
必要となり好ましくない。
そこでこの問題を解決するため、たとえば、山田他「Au
to/Self Refresh機能内蔵64Kbit MOSダイナミックRA
M」と題された電子通信学会論文誌（83/1 vol.J66−C,
No.1,pp,62−69.）に示されているように、アドレスカ
ウンタとタイマを内蔵して、自動的にリフレッシュ動作
を続行するという、セルフリフレッシュ（自己リフレッ
シュ）モードを有するダイナミック型半導体記憶装置が
考案され、商用に供されている。
to/Self Refresh機能内蔵64Kbit MOSダイナミックRA
M」と題された電子通信学会論文誌（83/1 vol.J66−C,
No.1,pp,62−69.）に示されているように、アドレスカ
ウンタとタイマを内蔵して、自動的にリフレッシュ動作
を続行するという、セルフリフレッシュ（自己リフレッ
シュ）モードを有するダイナミック型半導体記憶装置が
考案され、商用に供されている。
このセルフリフレッシュ動作は、前述の文献に詳しく記
載されているが、以下に簡単に説明する。
載されているが、以下に簡単に説明する。
ダイナミック型半導体記憶装置の待機状態と動作状態と
を制御する信号▲▼を高レベル（待機状態）に保
ち、リフレッシュ制御信号▲▼をタイマのセット
時間（16μｓ以下の時間）以上低レベルに保持し続ける
と、セルフリフレッシュモードが開始され、内蔵タイマ
によってセットされた16μｓ以下の時間ごとにリフレッ
シュアドレスカウンタが動作し、そのロウアドレスが選
択されてリフレッシュされる。▲▼を低レベルに
保持し続ける限り、たとえば64Kの場合、このセルフリ
フレッシュモードが継続され、通常のリフレッシュモー
ドと同様に2ms以下の時間ごとに128サイクルのリフレッ
シュが行なわれ、全メモリセルがリフレッシュされる。
を制御する信号▲▼を高レベル（待機状態）に保
ち、リフレッシュ制御信号▲▼をタイマのセット
時間（16μｓ以下の時間）以上低レベルに保持し続ける
と、セルフリフレッシュモードが開始され、内蔵タイマ
によってセットされた16μｓ以下の時間ごとにリフレッ
シュアドレスカウンタが動作し、そのロウアドレスが選
択されてリフレッシュされる。▲▼を低レベルに
保持し続ける限り、たとえば64Kの場合、このセルフリ
フレッシュモードが継続され、通常のリフレッシュモー
ドと同様に2ms以下の時間ごとに128サイクルのリフレッ
シュが行なわれ、全メモリセルがリフレッシュされる。
第15図は、従来のセルフリフレッシュ（自己リフレッシ
ュ）モードを有するダイナミック型半導体記憶装置の基
板バイアス電圧発生回路を示す回路図である。
ュ）モードを有するダイナミック型半導体記憶装置の基
板バイアス電圧発生回路を示す回路図である。
第15図を参照して、この基板バイアス電圧発生回路41
は、リングオシレータ411とリングオシレータ411の出力
信号を受けるチャージポンプ用のキャパシタＣと、Ｎチ
ャネルMOSトランジスタQ1とQ2とを含む。なお、NBは内
部ノード、VBBはこの基板バイアス電圧発生回路41の出
力を示す。
は、リングオシレータ411とリングオシレータ411の出力
信号を受けるチャージポンプ用のキャパシタＣと、Ｎチ
ャネルMOSトランジスタQ1とQ2とを含む。なお、NBは内
部ノード、VBBはこの基板バイアス電圧発生回路41の出
力を示す。
第16図は、第15図に示された基板バイアス電圧発生回路
の動作を説明するための波形図である。第15図と第16図
を参照して、以下に動作について簡単に説明する。
の動作を説明するための波形図である。第15図と第16図
を参照して、以下に動作について簡単に説明する。
まず、リングオシレータ411の出力信号φCPの立上がり
の電圧信号がチャージポンプ用のキャパシタＣに印加さ
れると、容量結合によりノードNBの電位が上昇する。す
るとトランジスタQ1がオンするので、ノードNBの電位は
トランジスタQ1のしきい値電圧にクランプされる。次
に、φCPの立下がりの電圧信号が印加されると、容量結
合によりノードNBの電位は低下するが、今度はトランジ
スタQ2がオンするので、出力VBBの電圧レベルは低下
し、ノードNBの電位はトランジスタQ2のしきい値電圧に
等しい負の電位にクランプされる。このようなサイクル
は何度か続くことにより、出力VBBのレベルは徐々に低
下し所定の負電位になる。
の電圧信号がチャージポンプ用のキャパシタＣに印加さ
れると、容量結合によりノードNBの電位が上昇する。す
るとトランジスタQ1がオンするので、ノードNBの電位は
トランジスタQ1のしきい値電圧にクランプされる。次
に、φCPの立下がりの電圧信号が印加されると、容量結
合によりノードNBの電位は低下するが、今度はトランジ
スタQ2がオンするので、出力VBBの電圧レベルは低下
し、ノードNBの電位はトランジスタQ2のしきい値電圧に
等しい負の電位にクランプされる。このようなサイクル
は何度か続くことにより、出力VBBのレベルは徐々に低
下し所定の負電位になる。
ところが、ダイナミック型半導体記憶装置の待機状態に
おいては、この基板バイアス電圧発生回路における消費
電流は電力消費の大部分を占めるので、これを低減する
ために、たとえば、W.L.Martino他「An On−Chip Bac
k−Bias Generator for MOS Dynamic Memory」と
題されたIEEE JOURNAL（Solid−State Circuits,vol.
SC−15,No.5,pp.820−826,oct.1980）に記載されている
ように、基板バイアス電圧発生回路を間欠動作させる方
法が考案されている。
おいては、この基板バイアス電圧発生回路における消費
電流は電力消費の大部分を占めるので、これを低減する
ために、たとえば、W.L.Martino他「An On−Chip Bac
k−Bias Generator for MOS Dynamic Memory」と
題されたIEEE JOURNAL（Solid−State Circuits,vol.
SC−15,No.5,pp.820−826,oct.1980）に記載されている
ように、基板バイアス電圧発生回路を間欠動作させる方
法が考案されている。
第17図は、間欠動作することが可能な基板バイアス電圧
発生回路を示す回路図である。
発生回路を示す回路図である。
第17図を参照して、この基板バイアス電圧発生回路は第
15図と比較して、さらに、基板電位検出回路442と、そ
の検出信号に応答してリングオシレータ441を制御する
ための制御回路443とを含む。
15図と比較して、さらに、基板電位検出回路442と、そ
の検出信号に応答してリングオシレータ441を制御する
ための制御回路443とを含む。
動作において、基板電位検出回路442により、基板電圧
（出力VBBの電圧）を常時監視して、これが所定のレベ
ルに到達した後は、制御回路443によりリングオシレー
タ441の発振を停止させ、この部分の消費電力を低減さ
せるものである。なお、基板電位が何らかの理由により
所定のレベルより浅くなれば、再びリングオシレータ44
1を動作させるように構成されている。
（出力VBBの電圧）を常時監視して、これが所定のレベ
ルに到達した後は、制御回路443によりリングオシレー
タ441の発振を停止させ、この部分の消費電力を低減さ
せるものである。なお、基板電位が何らかの理由により
所定のレベルより浅くなれば、再びリングオシレータ44
1を動作させるように構成されている。
［発明が解決しようとする課題］ 従来のダイナミック型半導体記憶装置は、以上のように
構成されているので、通常モード動作時およびセルフリ
フレッシュモード動作時のいずれにおいても、基板バイ
アス電圧発生回路が同じ電力量を消費するので、たとえ
ばバッテリバックアップ時等において不必要な電力消費
をもたらすという課題があった。
構成されているので、通常モード動作時およびセルフリ
フレッシュモード動作時のいずれにおいても、基板バイ
アス電圧発生回路が同じ電力量を消費するので、たとえ
ばバッテリバックアップ時等において不必要な電力消費
をもたらすという課題があった。
この発明は、上記のような課題を解消するためになされ
たもので、セルフリフレッシュモードにおける基板バイ
アス電圧発生回路の消費電力を通常の動作モード時より
も小さくすることにより、不必要な電力消費が減じられ
たダイナミック型半導体記憶装置を得ることを目的とす
る。
たもので、セルフリフレッシュモードにおける基板バイ
アス電圧発生回路の消費電力を通常の動作モード時より
も小さくすることにより、不必要な電力消費が減じられ
たダイナミック型半導体記憶装置を得ることを目的とす
る。
［課題を解決するための手段］ この発明に係るダイナミック型半導体記憶装置は、セル
フリフレッシュ機能を有するダイナミック型半導体記憶
装置であって、リングオシレータ回路手段を有し、基板
バイアス電圧を発生するための基板電圧発生手段と、外
部から半導体記憶装置の状態を制御するための状態制御
信号を受け、制御信号を発生するための制御信号発生手
段と、基板電圧発生手段の出力電圧および制御信号に応
答して、リングオシレータ回路手段を制御するためのリ
ングオシレータ制御手段と、制御信号に応答して、セル
フリフレッシュ動作の終了を検出する検出手段と、検出
手段の検出出力に応答して、セルフリフレッシュ動作終
了時に一時的に基板電圧発生手段の出力能力を高める追
加の基板電圧発生手段とを含む。
フリフレッシュ機能を有するダイナミック型半導体記憶
装置であって、リングオシレータ回路手段を有し、基板
バイアス電圧を発生するための基板電圧発生手段と、外
部から半導体記憶装置の状態を制御するための状態制御
信号を受け、制御信号を発生するための制御信号発生手
段と、基板電圧発生手段の出力電圧および制御信号に応
答して、リングオシレータ回路手段を制御するためのリ
ングオシレータ制御手段と、制御信号に応答して、セル
フリフレッシュ動作の終了を検出する検出手段と、検出
手段の検出出力に応答して、セルフリフレッシュ動作終
了時に一時的に基板電圧発生手段の出力能力を高める追
加の基板電圧発生手段とを含む。
［作用］ この発明におけるダイナミック型半導体記憶装置は、リ
ングオシレータ制御手段が基板電圧発生手段の出力電圧
および制御信号に応答してリングオシレータ回路手段の
動作を制御するので、セルフリフレッシュモードでの動
作における基板電圧発生手段の出力電圧を、通常モード
の動作時または待機モード時における値よりも絶対値で
小さな値にすることができ、セルフリフレッシュモード
における消費電流を減少させることができる。
ングオシレータ制御手段が基板電圧発生手段の出力電圧
および制御信号に応答してリングオシレータ回路手段の
動作を制御するので、セルフリフレッシュモードでの動
作における基板電圧発生手段の出力電圧を、通常モード
の動作時または待機モード時における値よりも絶対値で
小さな値にすることができ、セルフリフレッシュモード
における消費電流を減少させることができる。
さらに、この発明におけるダイナミック型半導体記憶装
置は、セルフリフレッシュ動作の終了を検出し、セルフ
リフレッシュ動作終了直後から一時的に基板電圧発生手
段の出力能力を高めることができる。これにより、セル
フリフレッシュモードの次に続くモードにおける動作を
その変化直後から安定して確実に行なうことができる。
置は、セルフリフレッシュ動作の終了を検出し、セルフ
リフレッシュ動作終了直後から一時的に基板電圧発生手
段の出力能力を高めることができる。これにより、セル
フリフレッシュモードの次に続くモードにおける動作を
その変化直後から安定して確実に行なうことができる。
［発明の実施例］ 第２図は、この発明に係るダイナミック型半導体記憶装
置を示す概略ブロック図である。
置を示す概略ブロック図である。
第２図を参照して、このダイナミック型半導体記憶装置
は、基板バイアス電圧発生回路３と、端子１に外部から
与えられる信号に応答してセルフリフレッシュ制御信号
φＳを発生するセルフリフレッシュ制御信号発生回路２
とを含む。セルフリフレッシュ制御信号φＳは基板バイ
アス電圧発生回路３およびリフレッシュ制御回路91に与
えられる。セルフリフレッシュ動作において、リフレッ
シュ制御回路91は、セルフリフレッシュ制御信号φＳに
応答してアドレス切換回路94を制御し、アドレスバッフ
ァ95にリフレッシュアドレスカウンタ93により発生され
た内部アドレス信号を供給する。この内部アドレス信号
により、メモリセルアレイ96のワード線が活性化され
て、メモリセルがリフレッシュされる。アドレスカウン
タ93の歩進は、内蔵のタイマ92によりリフレッシュ制御
回路91を通じて行なわれ、これにより順次ワード線が活
性化されて全メモリセルがリフレッシュされる。
は、基板バイアス電圧発生回路３と、端子１に外部から
与えられる信号に応答してセルフリフレッシュ制御信号
φＳを発生するセルフリフレッシュ制御信号発生回路２
とを含む。セルフリフレッシュ制御信号φＳは基板バイ
アス電圧発生回路３およびリフレッシュ制御回路91に与
えられる。セルフリフレッシュ動作において、リフレッ
シュ制御回路91は、セルフリフレッシュ制御信号φＳに
応答してアドレス切換回路94を制御し、アドレスバッフ
ァ95にリフレッシュアドレスカウンタ93により発生され
た内部アドレス信号を供給する。この内部アドレス信号
により、メモリセルアレイ96のワード線が活性化され
て、メモリセルがリフレッシュされる。アドレスカウン
タ93の歩進は、内蔵のタイマ92によりリフレッシュ制御
回路91を通じて行なわれ、これにより順次ワード線が活
性化されて全メモリセルがリフレッシュされる。
第１図は、この発明によるダイナミック型半導体記憶装
置の基板バイアス電圧発生回路の一実施例を示すブロッ
ク図である。
置の基板バイアス電圧発生回路の一実施例を示すブロッ
ク図である。
第１図を参照して、この基板バイアス電圧発生回路は、
リングオシレータ311を含み基板バイアス電圧を発生す
る基板バイアス電圧発生部31と、外部からの状態制御信
号に応答して動作するセルフリフレッシュ制御信号発生
回路２と、基板電位検出回路321および制御回路322を含
む制御部32と、基板バイアス電圧発生部31の出力にその
出力が結合された追加の基板バイアス電圧発生部33とを
含む。
リングオシレータ311を含み基板バイアス電圧を発生す
る基板バイアス電圧発生部31と、外部からの状態制御信
号に応答して動作するセルフリフレッシュ制御信号発生
回路２と、基板電位検出回路321および制御回路322を含
む制御部32と、基板バイアス電圧発生部31の出力にその
出力が結合された追加の基板バイアス電圧発生部33とを
含む。
基板バイアス電圧発生部31は、第15図で説明された従来
の基板バイアス電圧発生回路41とほぼ同じ構成である。
制御部32は、セルフリフレッシュ制御信号発生回路２と
出力VBBとに接続された基板電位検出回路321と、それに
接続されたリングオシレータ311を制御する制御回路322
とを含む。追加の基板バイアス電圧発生部33は、セルフ
リフレッシュ終了検出回路331と、制御回路332と、リン
グオシレータ333を有する回路336とを含む。回路336
は、基板バイアス電圧発生部31と同じ回路構成を持つ。
の基板バイアス電圧発生回路41とほぼ同じ構成である。
制御部32は、セルフリフレッシュ制御信号発生回路２と
出力VBBとに接続された基板電位検出回路321と、それに
接続されたリングオシレータ311を制御する制御回路322
とを含む。追加の基板バイアス電圧発生部33は、セルフ
リフレッシュ終了検出回路331と、制御回路332と、リン
グオシレータ333を有する回路336とを含む。回路336
は、基板バイアス電圧発生部31と同じ回路構成を持つ。
第３図および第４図は、いずれもセルフリフレッシュ制
御信号発生回路２の一例を示す回路図である。
御信号発生回路２の一例を示す回路図である。
第３図は、外部から専用の制御信号TSが与えられる場合
で、低レベルの外部信号TSが与えられたときインバータ
21は高レベルの出力信号φＳを出力する。信号TSが高レ
ベルまたはオープン状態となったとき、インバータ21の
入力は高抵抗RSによりプルアップされるので、インバー
タ21は低レベルの信号φＳを出力する。
で、低レベルの外部信号TSが与えられたときインバータ
21は高レベルの出力信号φＳを出力する。信号TSが高レ
ベルまたはオープン状態となったとき、インバータ21の
入力は高抵抗RSによりプルアップされるので、インバー
タ21は低レベルの信号φＳを出力する。
第４図は、外部からの▲▼信号および▲▼
信号を利用する場合で、▲▼信号はRSフリップフ
ロップ22のセット入力Ｓに、また、▲▼信号はRS
フリップフロップ22のリセット入力Ｒに入力される。RS
フリップフロップの一方出力Ｑが比較器23の入力に接続
される。タイマ24は比較回路23に接続される。
信号を利用する場合で、▲▼信号はRSフリップフ
ロップ22のセット入力Ｓに、また、▲▼信号はRS
フリップフロップ22のリセット入力Ｒに入力される。RS
フリップフロップの一方出力Ｑが比較器23の入力に接続
される。タイマ24は比較回路23に接続される。
動作において、▲▼ビフォア▲▼リフレッ
シュ状態では、フリップフロップ22がセットされ、出力
CbRが高レベルになる。タイマ24はこの後動作し、或る
一定時間Ｔの間出力CbRが高レベルのとき比較回路23が
高レベルの信号φＳを出力する。▲▼信号が高レ
ベルになったときフリップフロップ22がリセットされ、
出力CbRが低レベルとなり信号φＳが低レベルとなる。
シュ状態では、フリップフロップ22がセットされ、出力
CbRが高レベルになる。タイマ24はこの後動作し、或る
一定時間Ｔの間出力CbRが高レベルのとき比較回路23が
高レベルの信号φＳを出力する。▲▼信号が高レ
ベルになったときフリップフロップ22がリセットされ、
出力CbRが低レベルとなり信号φＳが低レベルとなる。
第５図は、第１図の基板バイアス電圧発生回路の動作を
説明するためのタイミングチャートである。以下に、第
１図および第５図を参照して、この基板バイアス電圧発
生回路の動作を説明する。
説明するためのタイミングチャートである。以下に、第
１図および第５図を参照して、この基板バイアス電圧発
生回路の動作を説明する。
まず、セルフリフレッシュ制御信号φＳが高レベルのと
き、すなわちセルフリフレッシュモード時の動作につい
て説明する。
き、すなわちセルフリフレッシュモード時の動作につい
て説明する。
この基板バイアス電圧発生回路は、時刻t0から動作を開
始するものとする。リングオシレータ311の出力信号φ
CPによるチャージポンプ作用により、出力VBBのレベル
が低下し始める。時刻t1において、出力VBBが所定レベ
ルVBBLに到達すると、基板電位検出回路321は低レベル
の検出信号φＤを出力し、制御回路322がこれを受けて
時刻t1aにおいて低レベルの制御信号φＣを出力しリン
グオシレータ311の発振を停止させる。
始するものとする。リングオシレータ311の出力信号φ
CPによるチャージポンプ作用により、出力VBBのレベル
が低下し始める。時刻t1において、出力VBBが所定レベ
ルVBBLに到達すると、基板電位検出回路321は低レベル
の検出信号φＤを出力し、制御回路322がこれを受けて
時刻t1aにおいて低レベルの制御信号φＣを出力しリン
グオシレータ311の発振を停止させる。
その後、出力VBBのレベルは、何らかの原因によりVBBL
よりも高いVBBHになると、基板電位検出回路321はこれ
を検出し、高レベルの検出信号φＤを出力する。リング
オシレータ311はこの検出信号φＤに応答して発生され
た制御信号φＣを受けて時刻t2aにおいて発振を再開す
る。
よりも高いVBBHになると、基板電位検出回路321はこれ
を検出し、高レベルの検出信号φＤを出力する。リング
オシレータ311はこの検出信号φＤに応答して発生され
た制御信号φＣを受けて時刻t2aにおいて発振を再開す
る。
このように、リフレッシュモード時において、主に制御
部32がリングオシレータ311の間欠動作を制御するので
あるが、リフレッシュモード終了時において追加の基板
バイアス電圧発生部33が動作する。
部32がリングオシレータ311の間欠動作を制御するので
あるが、リフレッシュモード終了時において追加の基板
バイアス電圧発生部33が動作する。
時刻tEにおいて、セルフリフレッシュモードの動作が終
了し、同時にセルフリフレッシュ制御信号φＳが低レベ
ルに変化する。セルフリフレッシュ終了検出回路331
は、信号φＳに応答してワンショットパルスであるセル
フリフレッシュ終了信号φＥを出力する。制御回路332
は、この信号φＥに応答してリングオシレータ333の発
振を開始させる。このとき、リングオシレータ311も信
号φＳが低レベルに変化することによって発振するの
で、時刻tEから時刻tFの期間において両方のリングオシ
レータ311と333とが発振することになる。これにより、
出力VBBは急速に所定の深いレベルVBBD（VBBDはVBBLよ
りも深いレベル）にもたらされる。
了し、同時にセルフリフレッシュ制御信号φＳが低レベ
ルに変化する。セルフリフレッシュ終了検出回路331
は、信号φＳに応答してワンショットパルスであるセル
フリフレッシュ終了信号φＥを出力する。制御回路332
は、この信号φＥに応答してリングオシレータ333の発
振を開始させる。このとき、リングオシレータ311も信
号φＳが低レベルに変化することによって発振するの
で、時刻tEから時刻tFの期間において両方のリングオシ
レータ311と333とが発振することになる。これにより、
出力VBBは急速に所定の深いレベルVBBD（VBBDはVBBLよ
りも深いレベル）にもたらされる。
時刻tFにおいて、基板電位検出回路321はレベルVBBDを
検出して低レベルの検出信号φＤを出力するで、制御回
路322と332から出力される制御信号φC1とφC2は共に低
レベルとなる。したがって、リングオシレータ311と333
は共に発振動作を停止する。
検出して低レベルの検出信号φＤを出力するで、制御回
路322と332から出力される制御信号φC1とφC2は共に低
レベルとなる。したがって、リングオシレータ311と333
は共に発振動作を停止する。
その後、他のモードにおいて、出力VBBのレベルが浅く
なったとき、制御信号φC1だけが高レベルになり、リン
グオシレータ311だけが発振動作する。
なったとき、制御信号φC1だけが高レベルになり、リン
グオシレータ311だけが発振動作する。
このように、第１図の基板バイアス電圧発生回路では、
セルフリフレッシュモード時に、出力VBBの電圧をVBBH
ないしVBBLの浅い範囲内に制御することができ、その時
の消費電流を減少させることができる。
セルフリフレッシュモード時に、出力VBBの電圧をVBBH
ないしVBBLの浅い範囲内に制御することができ、その時
の消費電流を減少させることができる。
第６図は、この発明に用いられるリングオシレータの回
路の一例を示す回路図である。
路の一例を示す回路図である。
第６図を参照して、このリングオシレータ311は、直列
に接続された偶数段のインバータI1ないしInと、２つの
入力を有し偶数段接続のインバータの出力に一方入力が
接続されたANDゲートAnとを含む。ANDゲートAnの他方入
力には、制御信号φC1が与えられる。ANDゲートAnの出
力と偶数段接続のインバータとの入力とが一体接続され
る。この回路により、リングオシレータ311は制御信号
φC1に応答してその発振動作の始動と停止が制御され
る。
に接続された偶数段のインバータI1ないしInと、２つの
入力を有し偶数段接続のインバータの出力に一方入力が
接続されたANDゲートAnとを含む。ANDゲートAnの他方入
力には、制御信号φC1が与えられる。ANDゲートAnの出
力と偶数段接続のインバータとの入力とが一体接続され
る。この回路により、リングオシレータ311は制御信号
φC1に応答してその発振動作の始動と停止が制御され
る。
第７図は、この発明において使用される基板電位検出回
路の一例を示す回路図と、回路内のノード点の電圧ヒス
テリシスを示すグラフである。
路の一例を示す回路図と、回路内のノード点の電圧ヒス
テリシスを示すグラフである。
第７図を参照して、この基板電位検出回路は、基板バイ
アス電圧発生回路の出力VBBの電圧を受け、セルフリフ
レッシュ制御信号φＳに応答して動作する制御部と、制
御部に結合されヒステリシス動作を行なうヒステリシス
回路部とを含む。制御部は、ＰチャネルMOSトランジス
タQ3とＮチャネルMOSトランジスタQ4とQ5との直列接続
と、ＮチャネルMOSトランジスタQ6とQ7との並列接続と
が直列に接続される。トランジスタQ3とQ4のゲートが接
地VSSに接続される。トランジスタQ3とQ4との接続点が
ノードN1を構成する。トランジスタQ4とQ5との接続点が
ノードN2を構成する。トランジスタQ5とQ6との接続点が
ノードN3を構成する。トランジスタQ6とQ7それぞれの一
方端子が結合されノードN4を構成し、そこに基板バイア
ス電圧発生回路の出力VBBが接続される。トランジスタQ
7のゲートにセルフリフレッシュ制御信号φＳが与えら
れる。
アス電圧発生回路の出力VBBの電圧を受け、セルフリフ
レッシュ制御信号φＳに応答して動作する制御部と、制
御部に結合されヒステリシス動作を行なうヒステリシス
回路部とを含む。制御部は、ＰチャネルMOSトランジス
タQ3とＮチャネルMOSトランジスタQ4とQ5との直列接続
と、ＮチャネルMOSトランジスタQ6とQ7との並列接続と
が直列に接続される。トランジスタQ3とQ4のゲートが接
地VSSに接続される。トランジスタQ3とQ4との接続点が
ノードN1を構成する。トランジスタQ4とQ5との接続点が
ノードN2を構成する。トランジスタQ5とQ6との接続点が
ノードN3を構成する。トランジスタQ6とQ7それぞれの一
方端子が結合されノードN4を構成し、そこに基板バイア
ス電圧発生回路の出力VBBが接続される。トランジスタQ
7のゲートにセルフリフレッシュ制御信号φＳが与えら
れる。
ヒステリシス回路部は、ＰチャネルMOSトランジスタQ8
とQ10およびＮチャネルMOSトランジスタQ9とQ11とから
なるフリップフロップ回路と、ＰチャネルMOSトランジ
スタQ12とＮチャネルMOSトランジスタQ13とからなるイ
ンバータとを含む。トランジスタQ8とQ9との接続点はノ
ードN1に接続される。トランジスタQ10とトランジスタQ
11との接続点がノードN5を構成し、インバータの入力に
接続される。インバータの出力から、検出信号φＤが出
力される。
とQ10およびＮチャネルMOSトランジスタQ9とQ11とから
なるフリップフロップ回路と、ＰチャネルMOSトランジ
スタQ12とＮチャネルMOSトランジスタQ13とからなるイ
ンバータとを含む。トランジスタQ8とQ9との接続点はノ
ードN1に接続される。トランジスタQ10とトランジスタQ
11との接続点がノードN5を構成し、インバータの入力に
接続される。インバータの出力から、検出信号φＤが出
力される。
以下の記載において、説明を簡単にするために、Ｎチャ
ネルトランジスタQ4ないしQ7のしきい値電圧はすべて1V
であると仮定する。また、セルフリフレッシュ制御信号
φＳは、通常のモードにおいては低レベルであり、セル
フリフレッシュモードにおいては高レベルとなるような
信号とする。さらに、検出信号φＤが高レベルのときリ
ングオシレータは発振され、低レベルのときはリングオ
シレータの発振が停止されるものとする。
ネルトランジスタQ4ないしQ7のしきい値電圧はすべて1V
であると仮定する。また、セルフリフレッシュ制御信号
φＳは、通常のモードにおいては低レベルであり、セル
フリフレッシュモードにおいては高レベルとなるような
信号とする。さらに、検出信号φＤが高レベルのときリ
ングオシレータは発振され、低レベルのときはリングオ
シレータの発振が停止されるものとする。
まず、通常のモードにおける動作について説明する。出
力VBBが浅い場合、たとえば0Vのときは、トランジスタQ
5とQ6のしきい値電圧により、ノードN2が0V以上のレベ
ルにもたらされる。よって、トランジスタQ4はオフす
る。ノードN1はトランジスタQ3により高レベルにもたら
される。したがって、検出信号φＤは高レベルであり、
出力VBBのレベルは、第15図で説明したように、リング
オシレータにより深くなってゆく。
力VBBが浅い場合、たとえば0Vのときは、トランジスタQ
5とQ6のしきい値電圧により、ノードN2が0V以上のレベ
ルにもたらされる。よって、トランジスタQ4はオフす
る。ノードN1はトランジスタQ3により高レベルにもたら
される。したがって、検出信号φＤは高レベルであり、
出力VBBのレベルは、第15図で説明したように、リング
オシレータにより深くなってゆく。
出力VBBが−3Vより深くなると、ノードN2はトランジス
タQ5とQ6のしきい値電圧により−1Vより低いレベルにも
たらされる。よって、トランジスタQ4がオンする。すな
わち、トランジスタQ3とQ4がともにオンすることになる
が、トランジスタQ3とQ4のコンダクタンスの比を適切に
選ぶことにより、ノードN1を低レベルにもたらすことが
できる。このとき低レベルの検出信号φＤが出力される
ので、リングオシレータの発振が停止され、消費電流が
低減される。その後、何らかの理由により出力VBBが−3
Vより浅くなると、再び検出信号φＤが高レベルとなっ
て、リングオシレータの発振が再開される。
タQ5とQ6のしきい値電圧により−1Vより低いレベルにも
たらされる。よって、トランジスタQ4がオンする。すな
わち、トランジスタQ3とQ4がともにオンすることになる
が、トランジスタQ3とQ4のコンダクタンスの比を適切に
選ぶことにより、ノードN1を低レベルにもたらすことが
できる。このとき低レベルの検出信号φＤが出力される
ので、リングオシレータの発振が停止され、消費電流が
低減される。その後、何らかの理由により出力VBBが−3
Vより浅くなると、再び検出信号φＤが高レベルとなっ
て、リングオシレータの発振が再開される。
ここでヒステリシス回路部において、ノードN1が出力V
BBの電圧の変化を受けて、高レベルから低レベルに下が
ろうとする場合、ノードN1はトランジスタQ8により高レ
ベルにもたらされているので、低レベルになるのに時間
がかかる。しかし、ノードN5がトランジスタQ10により
高レベルにもたらされれば、ノードN1はトランジスタQ9
を介して急速に低レベルにもたらされる。逆に、ノード
N1が低レベルから高レベルに変化する場合も、同様に或
る幅をもって変化するので、第７図に示したように、ノ
ードN1の電圧はヒステリシスをもって変化する。したが
って、基板バイアス電圧発生回路の出力VBBは、所定の
レベルVBBSに対し第８図に示すようにヒステリシスをも
って変化する。
BBの電圧の変化を受けて、高レベルから低レベルに下が
ろうとする場合、ノードN1はトランジスタQ8により高レ
ベルにもたらされているので、低レベルになるのに時間
がかかる。しかし、ノードN5がトランジスタQ10により
高レベルにもたらされれば、ノードN1はトランジスタQ9
を介して急速に低レベルにもたらされる。逆に、ノード
N1が低レベルから高レベルに変化する場合も、同様に或
る幅をもって変化するので、第７図に示したように、ノ
ードN1の電圧はヒステリシスをもって変化する。したが
って、基板バイアス電圧発生回路の出力VBBは、所定の
レベルVBBSに対し第８図に示すようにヒステリシスをも
って変化する。
第８図は、基板バイアス電圧発生回路の出力電圧と検出
信号φＤとの変化の対応を示すグラフである。
信号φＤとの変化の対応を示すグラフである。
次に、再び第７図を参照して、セルフリフレッシュモー
ド時の動作について説明する。この場合、セルフリフレ
ッシュ制御信号φＳが高レベルであるので、トランジス
タQ7がオンし、したがって、ノードN3とN4は同じ電位に
もたらされる。基板バイアス電圧発生回路の出力VBBの
レベルが−2Vより深くなるとリングオシレータの発振が
停止する。すなわち、通常モードにおける動作よりも出
力VBBのレベルが浅く制御されるので、リングオシレー
タに供給すべき電荷量が少なくてよく、したがって、消
費電力が低減される。
ド時の動作について説明する。この場合、セルフリフレ
ッシュ制御信号φＳが高レベルであるので、トランジス
タQ7がオンし、したがって、ノードN3とN4は同じ電位に
もたらされる。基板バイアス電圧発生回路の出力VBBの
レベルが−2Vより深くなるとリングオシレータの発振が
停止する。すなわち、通常モードにおける動作よりも出
力VBBのレベルが浅く制御されるので、リングオシレー
タに供給すべき電荷量が少なくてよく、したがって、消
費電力が低減される。
第９図は、この発明によって使用される制御回路の一例
を示す回路図である。第９図は、第１図に示された制御
回路322の最も簡単な例であり、遅延用バッファ323が示
される。
を示す回路図である。第９図は、第１図に示された制御
回路322の最も簡単な例であり、遅延用バッファ323が示
される。
第10図は、この発明によって使用されるセルフリフレッ
シュ終了検出回路の一例を示す回路図である。このセル
フリフレッシュ終了検出回路331は、２入力を有するNOR
素子Nrと、遅延回路を構成するインバータI1ないしI
m（ｍは奇数）とを含む。
シュ終了検出回路の一例を示す回路図である。このセル
フリフレッシュ終了検出回路331は、２入力を有するNOR
素子Nrと、遅延回路を構成するインバータI1ないしI
m（ｍは奇数）とを含む。
第11図は、第10図の回路の動作の説明をするためのタイ
ミングチャートである。第11図に示すように、この回路
331はセルフリフレッシュ制御信号φＳに応答して、セ
ルフリフレッシュモード終了時に遅延回路によって決め
られる遅延時間Tdに相当するパルス幅を有するワンショ
ットパルスを終了検出信号φＥとして出力する。
ミングチャートである。第11図に示すように、この回路
331はセルフリフレッシュ制御信号φＳに応答して、セ
ルフリフレッシュモード終了時に遅延回路によって決め
られる遅延時間Tdに相当するパルス幅を有するワンショ
ットパルスを終了検出信号φＥとして出力する。
第12図は、この発明に使用される制御回路332の一例を
示す回路図である。この制御回路332は、RSフリップフ
ロップ334と、インバータ335とを含む。フリップフロッ
プ334のセット端子Ｓはセルフリフレッシュ終了検出信
号φＥを受けるように接続され、リセット端子Ｒは、イ
ンバータ335により反転された検出信号φＤを受けるよ
うに接続される。
示す回路図である。この制御回路332は、RSフリップフ
ロップ334と、インバータ335とを含む。フリップフロッ
プ334のセット端子Ｓはセルフリフレッシュ終了検出信
号φＥを受けるように接続され、リセット端子Ｒは、イ
ンバータ335により反転された検出信号φＤを受けるよ
うに接続される。
動作において、フリップフロップ334は、セルフリフレ
ッシュモード終了時に一時的に高レベルになった信号φ
Ｅを受け、セットされ、高レベルの制御信号φC2を出力
する。これにより、前述のように、追加の基板バイアス
電圧発生部33のリングオシレータ333が活性化される。
なお、このとき既に、セルフリフレッシュ制御信号φＳ
は低レベルとなっているので、基板電位検出回路321は
通常モードにおける所定の深いレベルを検出するように
なっている。
ッシュモード終了時に一時的に高レベルになった信号φ
Ｅを受け、セットされ、高レベルの制御信号φC2を出力
する。これにより、前述のように、追加の基板バイアス
電圧発生部33のリングオシレータ333が活性化される。
なお、このとき既に、セルフリフレッシュ制御信号φＳ
は低レベルとなっているので、基板電位検出回路321は
通常モードにおける所定の深いレベルを検出するように
なっている。
以上の実施例の説明において、基板バイアス電圧発生回
路のバイアス能力を一時的に高める手段として、追加の
基板バイアス電圧発生部を設けたものを示したが、これ
に限らず、たとえば、第13図に示すようなリングオシレ
ータの発振周波数を一時的に高める手段（ＮチャネルMO
SトランジスタQ16）、または、第14図に示すようなチャ
ージポンプ用のキャパシタの容量を一時的に増大させる
手段（キャパシタC2およびＮチャネルMOSトランジスタQ
17とQ18）などのいずれを用いても、同様の効果が得ら
れる。
路のバイアス能力を一時的に高める手段として、追加の
基板バイアス電圧発生部を設けたものを示したが、これ
に限らず、たとえば、第13図に示すようなリングオシレ
ータの発振周波数を一時的に高める手段（ＮチャネルMO
SトランジスタQ16）、または、第14図に示すようなチャ
ージポンプ用のキャパシタの容量を一時的に増大させる
手段（キャパシタC2およびＮチャネルMOSトランジスタQ
17とQ18）などのいずれを用いても、同様の効果が得ら
れる。
［発明の効果］ 以上のように、この発明によれば、リングオシレータ回
路手段を有する基板電圧発生手段と、その出力電圧およ
び状態制御信号に応答してリングオシレータ回路手段を
制御するリングオシレータ制御手段と、セルフリフレッ
シュ動作の終了を検出する検出手段と、セルフリフレッ
シュ動作終了時に一時的に基板電圧発生手段の出力能力
を高める追加の基板電圧発生手段とを含むので、セルフ
リフレッシュモードでの電力消費量を減じることがで
き、かつ、セルフリフレッシュモードの後のモードに変
わった直後からその動作を安定して確実に行なうことが
できるダイナミック型半導体記憶装置を得ることができ
る。
路手段を有する基板電圧発生手段と、その出力電圧およ
び状態制御信号に応答してリングオシレータ回路手段を
制御するリングオシレータ制御手段と、セルフリフレッ
シュ動作の終了を検出する検出手段と、セルフリフレッ
シュ動作終了時に一時的に基板電圧発生手段の出力能力
を高める追加の基板電圧発生手段とを含むので、セルフ
リフレッシュモードでの電力消費量を減じることがで
き、かつ、セルフリフレッシュモードの後のモードに変
わった直後からその動作を安定して確実に行なうことが
できるダイナミック型半導体記憶装置を得ることができ
る。
第１図は、この発明による基板バイアス電圧発生回路の
一実施例を示すブロック図である。第２図は、この発明
が適用されるダイナミック型半導体記憶装置を示す概略
のブロック図である。第３図および第４図は、それぞれ
この発明において使用されるセルフリフレッシュ制御信
号発生回路の具体例を示す回路図およびブロック図であ
る。第５図は、第１図の動作を説明するためのタイミン
グチャートである。第６図は、この発明において使用さ
れるリングオシレータの一例を示す回路図である。第７
図は、この発明において使用される基板電位検出回路の
一例を示す回路図である。第８図は、第７図の動作を説
明するための電圧変動を示すグラフである。第９図は、
この発明において使用される制御回路322の一例を示す
図である。第10図は、この発明において使用されるセル
フリフレッシュ終了検出回路の一例を示す回路図であ
る。第11図は、第10図の動作を説明するためのタイミン
グチャートである。第12図は、この発明において使用さ
れる制御回路332の一例を示す図である。第13図は、こ
の発明の他の実施例に用いられる基板バイアス電圧発生
回路のバイアス能力を一時的に高める手段を示す回路図
である。第14図は、この発明のさらに他の実施例におい
て用いられる基板バイアス電圧発生回路のバイアス能力
を一時的に高める手段を示す回路図である。第15図は、
従来の基板バイアス電圧発生回路を示す回路図である。
第16図は、第15図の動作を説明するための波形図であ
る。第17図は、従来の他の基板バイアス電圧発生回路を
示す回路図である。 図において、１は外部端子、２はセルフリフレッシュ制
御信号発生回路、３は基板バイアス電圧発生回路、31は
基板バイアス電圧発生部、32はリングオシレータ制御
部、33は追加の基板バイアス電圧発生部、311と333はリ
ングオシレータ、321は基板電位検出回路、322と332は
制御回路、331はセルフリフレッシュ終了検出回路、41
は従来の基板バイアス電圧発生回路、411はリングオシ
レータ、442は基板電位検出回路、443は制御回路であ
る。 なお、図中同一符号は同一または相当部分を示す。
一実施例を示すブロック図である。第２図は、この発明
が適用されるダイナミック型半導体記憶装置を示す概略
のブロック図である。第３図および第４図は、それぞれ
この発明において使用されるセルフリフレッシュ制御信
号発生回路の具体例を示す回路図およびブロック図であ
る。第５図は、第１図の動作を説明するためのタイミン
グチャートである。第６図は、この発明において使用さ
れるリングオシレータの一例を示す回路図である。第７
図は、この発明において使用される基板電位検出回路の
一例を示す回路図である。第８図は、第７図の動作を説
明するための電圧変動を示すグラフである。第９図は、
この発明において使用される制御回路322の一例を示す
図である。第10図は、この発明において使用されるセル
フリフレッシュ終了検出回路の一例を示す回路図であ
る。第11図は、第10図の動作を説明するためのタイミン
グチャートである。第12図は、この発明において使用さ
れる制御回路332の一例を示す図である。第13図は、こ
の発明の他の実施例に用いられる基板バイアス電圧発生
回路のバイアス能力を一時的に高める手段を示す回路図
である。第14図は、この発明のさらに他の実施例におい
て用いられる基板バイアス電圧発生回路のバイアス能力
を一時的に高める手段を示す回路図である。第15図は、
従来の基板バイアス電圧発生回路を示す回路図である。
第16図は、第15図の動作を説明するための波形図であ
る。第17図は、従来の他の基板バイアス電圧発生回路を
示す回路図である。 図において、１は外部端子、２はセルフリフレッシュ制
御信号発生回路、３は基板バイアス電圧発生回路、31は
基板バイアス電圧発生部、32はリングオシレータ制御
部、33は追加の基板バイアス電圧発生部、311と333はリ
ングオシレータ、321は基板電位検出回路、322と332は
制御回路、331はセルフリフレッシュ終了検出回路、41
は従来の基板バイアス電圧発生回路、411はリングオシ
レータ、442は基板電位検出回路、443は制御回路であ
る。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】セルフリフレッシュ機能を有するダイナミ
ック型半導体記憶装置であって、 リングオシレータ回路手段を有し、基板バイアス電圧を
発生するための基板電圧発生手段と、 外部から前記半導体記憶装置の状態を制御するための状
態制御信号を受け、制御信号を発生するための制御信号
発生手段と、 前記基板電圧発生手段の出力電圧および前記制御信号に
応答して、前記リングオシレータ回路手段を制御するた
めのリングオシレータ制御手段と、 前記制御信号に応答して、セルフリフレッシュ動作の終
了を検出する検出手段と、 前記検出手段の検出出力に応答して、セルフリフレッシ
ュ動作終了時に一時的に前記基板電圧発生手段の出力能
力を高める追加の基板電圧発生手段とを含む、ダイナミ
ック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040017A JPH0778992B2 (ja) | 1988-02-23 | 1988-02-23 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040017A JPH0778992B2 (ja) | 1988-02-23 | 1988-02-23 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01213892A JPH01213892A (ja) | 1989-08-28 |
| JPH0778992B2 true JPH0778992B2 (ja) | 1995-08-23 |
Family
ID=12569138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63040017A Expired - Fee Related JPH0778992B2 (ja) | 1988-02-23 | 1988-02-23 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778992B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494566A (ja) * | 1990-08-10 | 1992-03-26 | Sharp Corp | 半導体記憶装置の基板バイアス発生回路 |
| JPH04114393A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH09219092A (ja) * | 1996-02-15 | 1997-08-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP5399223B2 (ja) * | 2009-12-07 | 2014-01-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59162690A (ja) * | 1983-03-04 | 1984-09-13 | Nec Corp | 擬似スタテイツクメモリ |
| JPH0770215B2 (ja) * | 1986-06-25 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1988
- 1988-02-23 JP JP63040017A patent/JPH0778992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01213892A (ja) | 1989-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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