JPH01268071A - 化合物半導体素子 - Google Patents
化合物半導体素子Info
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- JPH01268071A JPH01268071A JP9550288A JP9550288A JPH01268071A JP H01268071 A JPH01268071 A JP H01268071A JP 9550288 A JP9550288 A JP 9550288A JP 9550288 A JP9550288 A JP 9550288A JP H01268071 A JPH01268071 A JP H01268071A
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- Japan
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- gaas
- fet
- compound semiconductor
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- source
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- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体素子に関わり、特に砒化ガリウム
電界効果トランジスタに適用して有効な技術に関する。
電界効果トランジスタに適用して有効な技術に関する。
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ−ＦＥＴと略す。
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ−ＦＥＴと略す。
）が広く知られている。また、こ のＧａＡｓ−ＦＥＴ
の一つとして、ＧａＡｓ−ＦＥＴ論理素子が知られてい
る。
の一つとして、ＧａＡｓ−ＦＥＴ論理素子が知られてい
る。
日経マグロウヒル社発行「日経エレクトロニクス、１９
８１年３月１６日号、Ｐ７２〜Ｐ７５には、ソース抵抗
を低減したＧａＡｓ−ＦＥＴ論理素子が紹介されている
。この文献には、ノーマリオン型ＦＥＴではチャネル層
が厚いが、ノーマリオフ型ＦＥＴではチャネル層が薄い
。このため、ノーマリオフ型ＦＥＴの方が表面空乏層に
よるソース抵抗の影響を受ける。したがって、ノーマリ
オフ型ＦＥＴでは空乏層の影響を除く必要がある旨記載
されている。
８１年３月１６日号、Ｐ７２〜Ｐ７５には、ソース抵抗
を低減したＧａＡｓ−ＦＥＴ論理素子が紹介されている
。この文献には、ノーマリオン型ＦＥＴではチャネル層
が厚いが、ノーマリオフ型ＦＥＴではチャネル層が薄い
。このため、ノーマリオフ型ＦＥＴの方が表面空乏層に
よるソース抵抗の影響を受ける。したがって、ノーマリ
オフ型ＦＥＴでは空乏層の影響を除く必要がある旨記載
されている。
ＧａＡｓ−ＦＥＴは、主として高周波低雑音増幅用に使
用されており、現状より一層の高性能化が要求されてい
る。Ｇａｐｓ−ＦＥＴの性能向上は、主として人力容量
の低減、順伝達アドミッタンスの増大で行われるが、順
伝達アドミッタンスの向上は、ゲート長の短縮だけでは
困難であり、ソース抵抗（Ｒ８）の低減が不可欠である
。
用されており、現状より一層の高性能化が要求されてい
る。Ｇａｐｓ−ＦＥＴの性能向上は、主として人力容量
の低減、順伝達アドミッタンスの増大で行われるが、順
伝達アドミッタンスの向上は、ゲート長の短縮だけでは
困難であり、ソース抵抗（Ｒ８）の低減が不可欠である
。
ソース抵抗を低減できない原因の一つとして、前記文献
にも記載されているように、表面空乏層の発生がある。
にも記載されているように、表面空乏層の発生がある。
ＧａＡｓ−ＦＥＴは、たとえば、第８図に示されるよう
に、半絶縁性ＧａＡｓ基ｔＨ１の主面にｎ形の能動層２
を有している。この能動層２は、中央のｎ形のチャネル
３と、この両側に延在するｎ十形のソース領域４および
ドレイン領域５とからなっている。また、前記ソース領
域４の表面にはソース電極６が設けられているとともに
、ドレイン領域５の表面にはドレイン電極７が設けられ
ている。また、前記ソース電極６およびドレイン電極７
との間のチャネル３の中央部分にはゲート電極８が設け
られ、かつこのゲート電極８とソース電極６およびドレ
イン電極７との間の能動Ｎ２表面は絶縁性の保護膜９で
被われている。
に、半絶縁性ＧａＡｓ基ｔＨ１の主面にｎ形の能動層２
を有している。この能動層２は、中央のｎ形のチャネル
３と、この両側に延在するｎ十形のソース領域４および
ドレイン領域５とからなっている。また、前記ソース領
域４の表面にはソース電極６が設けられているとともに
、ドレイン領域５の表面にはドレイン電極７が設けられ
ている。また、前記ソース電極６およびドレイン電極７
との間のチャネル３の中央部分にはゲート電極８が設け
られ、かつこのゲート電極８とソース電極６およびドレ
イン電極７との間の能動Ｎ２表面は絶縁性の保護膜９で
被われている。
このようなＧａＡｓ−ＦＥＴにあっては、使用に際して
、ゲート・ソース間の耐圧が必要である。
、ゲート・ソース間の耐圧が必要である。
このゲート・ソース間耐圧確保は、ゲート・ソース間距
離によって得られる。また、ゲート・ソース間の能動層
２の表面と保！！膜９によって被われている。従来、シ
ョットキー接合形ＧａＡｓ−ＦＥＴの表面保護膜として
は、一般に、ＣＶＤ （気相化学成長法）等によるＳｉ
ｎ、系、ＳｉＮ系の膜が用いられている。
離によって得られる。また、ゲート・ソース間の能動層
２の表面と保！！膜９によって被われている。従来、シ
ョットキー接合形ＧａＡｓ−ＦＥＴの表面保護膜として
は、一般に、ＣＶＤ （気相化学成長法）等によるＳｉ
ｎ、系、ＳｉＮ系の膜が用いられている。
ＧａＡｓはシリコン（Ｓｉ）と異なり、表面準位密度が
高い。また、ＳｔはＳｔ、２との間で低い表面準位密度
を構成することができるが、ＧａＡｓは表面準位密度を
小さくできる適当な保護膜が見当たらなかった。この結
果、第８図に示されるように、Ｇ ａ Ａ ｓである能
動層２と保護膜９との界面には数多くの表面準位が存在
し、このためＧａＡｓ中に空乏層（表面空乏層）１０が
発生してしまうことになり、ソース抵抗の低減が難しか
った。
高い。また、ＳｔはＳｔ、２との間で低い表面準位密度
を構成することができるが、ＧａＡｓは表面準位密度を
小さくできる適当な保護膜が見当たらなかった。この結
果、第８図に示されるように、Ｇ ａ Ａ ｓである能
動層２と保護膜９との界面には数多くの表面準位が存在
し、このためＧａＡｓ中に空乏層（表面空乏層）１０が
発生してしまうことになり、ソース抵抗の低減が難しか
った。
本発明の目的は、ＧａＡｓ−ＦＥＴのソース抵抗低減に
伴う特性向上を達成することを目的とする。
伴う特性向上を達成することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本発明のＧａＡｓ−ＦＥＴにあっては、ゲートソース間
およびゲート・ドレイン間の能動層の表面を被う保護膜
は、ＧａＡｓに対し最も格子整合が取り易いＧａＡｊＬ
Ａｓで形成されている。また、このＧａＡ１Ａｓはノン
ドープのＧａＡ立ＡＳとなっていて、抵抗値が非常に高
く絶縁体として働き、ＦＥＴ素子の耐圧をｔＵなうこと
がないようになっている。
およびゲート・ドレイン間の能動層の表面を被う保護膜
は、ＧａＡｓに対し最も格子整合が取り易いＧａＡｊＬ
Ａｓで形成されている。また、このＧａＡ１Ａｓはノン
ドープのＧａＡ立ＡＳとなっていて、抵抗値が非常に高
く絶縁体として働き、ＦＥＴ素子の耐圧をｔＵなうこと
がないようになっている。
上記した手段によれば、本発明のＧａＡｓ−ＦＥＴにあ
っては、ゲート・ソース間のＧａＡｓを被う保護膜は、
ノンドープＧａＡｕＡｓで被われているが、このＧａＡ
立Ａｓは、ＧａＡｓに対し格子整合がとりやすいため、
結晶格子の非整合性による表面準位の発生を最小限とす
ることができ、結果として表面空乏層の発生が最小限と
なり、ソース抵抗の増大が防止できる。
っては、ゲート・ソース間のＧａＡｓを被う保護膜は、
ノンドープＧａＡｕＡｓで被われているが、このＧａＡ
立Ａｓは、ＧａＡｓに対し格子整合がとりやすいため、
結晶格子の非整合性による表面準位の発生を最小限とす
ることができ、結果として表面空乏層の発生が最小限と
なり、ソース抵抗の増大が防止できる。
以下図面を参照して本発明の一実施例について説明する
。
。
第１図は本発明の一実施例によるＧａＡｓ−ＦＥＴの要
部を示す断面図、第２図〜第６図は本発明のＧａＡｓ−
ＦＥＴの製造の各工程における図であって、第２図は能
動層が形成されたウェハの断面図、第３図は主面にＧａ
Ａ１Ａｓ膜が形成されたウェハの断面図、第４図は主面
のＧａＡｕＡｓｌ’Ｊが部分的にエンチングされたウェ
ハの断面図、第５図はソース電極およびドレイン電極が
形成されたウェハの断面図、第６図はゲート電極が形成
されたウェハの断面図である。
部を示す断面図、第２図〜第６図は本発明のＧａＡｓ−
ＦＥＴの製造の各工程における図であって、第２図は能
動層が形成されたウェハの断面図、第３図は主面にＧａ
Ａ１Ａｓ膜が形成されたウェハの断面図、第４図は主面
のＧａＡｕＡｓｌ’Ｊが部分的にエンチングされたウェ
ハの断面図、第５図はソース電極およびドレイン電極が
形成されたウェハの断面図、第６図はゲート電極が形成
されたウェハの断面図である。
この実施例ではＧａＡｓショットキ障壁ゲート形電界効
果トランジスタ（ＧａＡｓ−ＦＥＴ）に本発明を適用し
た例を示す。
果トランジスタ（ＧａＡｓ−ＦＥＴ）に本発明を適用し
た例を示す。
この実施例のＧａＡｓ−ＦＥＴは、第１図に示されるよ
うに、半絶縁性ＧａＡｌＡｓ板（化合物半導体）１の主
面表層部にｎ形の能動層２を有している。この能動層２
は、中央のｎ形のチャネル３と、この両側に延在するｎ
◆形のソース領域４およびドレイン領域５とからなって
いる。また、前記ソース領域４の表面にはソース電極６
が設けられているとともに、ドレイン領域５の表面には
ドレイン電極７が設けられている。また、前記ソース電
極６およびドレイン電極７との間のチャネル３の中央部
分にはゲート電極８が設けられ、かつこのゲート電極８
とソース電極６およびドレイン電極７との間の能動層２
の表面は保護膜としてのノンドープＧａＡｌＡｓ膜１１
で被われている。
うに、半絶縁性ＧａＡｌＡｓ板（化合物半導体）１の主
面表層部にｎ形の能動層２を有している。この能動層２
は、中央のｎ形のチャネル３と、この両側に延在するｎ
◆形のソース領域４およびドレイン領域５とからなって
いる。また、前記ソース領域４の表面にはソース電極６
が設けられているとともに、ドレイン領域５の表面には
ドレイン電極７が設けられている。また、前記ソース電
極６およびドレイン電極７との間のチャネル３の中央部
分にはゲート電極８が設けられ、かつこのゲート電極８
とソース電極６およびドレイン電極７との間の能動層２
の表面は保護膜としてのノンドープＧａＡｌＡｓ膜１１
で被われている。
このようなＧａＡｓ−ＦＥＴは、ゲート・ソース間のＧ
ａＡｓ表面を被う保護膜９が、ノンドープＧａＡｌＡｓ
膜で形成されている。ノンドープＧａＡ１Ａｓ膜は、抵
抗値が約１０７Ωｃｍ程度と非常に高いため、ＧａＡｓ
−ＦＥＴに対しては、絶縁体として働き、素子としての
耐圧を損なうこともない。
ａＡｓ表面を被う保護膜９が、ノンドープＧａＡｌＡｓ
膜で形成されている。ノンドープＧａＡ１Ａｓ膜は、抵
抗値が約１０７Ωｃｍ程度と非常に高いため、ＧａＡｓ
−ＦＥＴに対しては、絶縁体として働き、素子としての
耐圧を損なうこともない。
また、ＧａＡｓの格子定数が５．６５４人、ＧａＡｌＡ
ｓの５．６６１人と近（以していることから、ＧａＡｓ
とＧａＡｕＡｓとはほぼ完全に格子整合する。この結果
、ソース・ゲート間のＧａＡＳ？’構成されるチャネル
表層部に空乏層が発生し難くなり、ソース抵抗（Ｒ３）
が低減される。
ｓの５．６６１人と近（以していることから、ＧａＡｓ
とＧａＡｕＡｓとはほぼ完全に格子整合する。この結果
、ソース・ゲート間のＧａＡＳ？’構成されるチャネル
表層部に空乏層が発生し難くなり、ソース抵抗（Ｒ３）
が低減される。
つぎに、このようなＧａＡｓ−ＦＥＴの製造方法につい
て説明する。
て説明する。
最初に第２図に示されるように、半ｔ＠縁性ＧａＡｓ基
板（化合物半導体）■で構成される半導体薄板（ウェハ
）１２が用意される。そして、このウェハ１２は、その
主面に２度のイオン打ち込みによってｎ形の能動層２が
形成される。この能動層２は、厚さ０．２μｍ前後、不
純物濃度が１０”ｃｍ−’程度のｎ形のチャネル３と、
このチャネル３の別々の端に位置する厚さ数μｍ、不純
物濃度が１０”ｃｍ−’程度のｎ◆形層からなるソース
領域４およびドレイン領域５からなっている。
板（化合物半導体）■で構成される半導体薄板（ウェハ
）１２が用意される。そして、このウェハ１２は、その
主面に２度のイオン打ち込みによってｎ形の能動層２が
形成される。この能動層２は、厚さ０．２μｍ前後、不
純物濃度が１０”ｃｍ−’程度のｎ形のチャネル３と、
このチャネル３の別々の端に位置する厚さ数μｍ、不純
物濃度が１０”ｃｍ−’程度のｎ◆形層からなるソース
領域４およびドレイン領域５からなっている。
つぎに、第３図に示されるように、前記ウェハ１２の主
面全域に気相エピタキシャル法によって、１μｍの厚さ
にノンドープＧａＡ１Ａｓ膜１１が設けられる。
面全域に気相エピタキシャル法によって、１μｍの厚さ
にノンドープＧａＡ１Ａｓ膜１１が設けられる。
つぎに、第４図に示されるように、ウェハ１２の全域に
はホトレジスト膜１４が設けられるとともに、このホト
レジスト膜１４は部分的に露光される。また、露光後、
ウェハ１２は現像される。
はホトレジスト膜１４が設けられるとともに、このホト
レジスト膜１４は部分的に露光される。また、露光後、
ウェハ１２は現像される。
そこで、現像されてパターン化したホトレジスト膜１４
をマスクとして、前記ＧａＡｌＡｓ膜１１をエツチング
する。この結果、前記ソース領域４およびドレイン領域
５上のＣａＡ１Ａｓ膜１１が除去され、コンタクト孔１
５が形成される。
をマスクとして、前記ＧａＡｌＡｓ膜１１をエツチング
する。この結果、前記ソース領域４およびドレイン領域
５上のＣａＡ１Ａｓ膜１１が除去され、コンタクト孔１
５が形成される。
つぎに、前記ウェハ１２の主面全域に、たとえば、厚さ
１μｍ前後のＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕ
を蒸着した後、前記ホトレジスト膜１４を除去して、第
５図に示されるように、ソース電極６およびドレイン電
極７を形成する（リフトオフ法）。
１μｍ前後のＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕ
を蒸着した後、前記ホトレジスト膜１４を除去して、第
５図に示されるように、ソース電極６およびドレイン電
極７を形成する（リフトオフ法）。
つぎに、前記ソース電極６とドレイン電極７の中間のノ
ンドープＧａＡ１Ａｓ膜１１を部分的に除去し、間挿の
リフトオフ法によって、ｌＩＩｍ程度の厚さのＡｌＬか
らなるゲート電極８を形成する（第６図参照）。
ンドープＧａＡ１Ａｓ膜１１を部分的に除去し、間挿の
リフトオフ法によって、ｌＩＩｍ程度の厚さのＡｌＬか
らなるゲート電極８を形成する（第６図参照）。
その後、ウェハ１２はその主面全域にナイトライド膜（
ＳｉＮ）のようなパッシベーション膜が設けられるとと
もに、このパッシベーション膜は常用のホトリソグラフ
ィによって部分的に除去されてワイヤを接続するための
ポンディングパッドが形成される。さらに、ウェハ１２
は縦横に分断されて、第１図に示されるようなＧａＡｓ
−ＦＥＴが多数製造される。なお、第１図においては、
前記パッシベーション膜は省略されている。
ＳｉＮ）のようなパッシベーション膜が設けられるとと
もに、このパッシベーション膜は常用のホトリソグラフ
ィによって部分的に除去されてワイヤを接続するための
ポンディングパッドが形成される。さらに、ウェハ１２
は縦横に分断されて、第１図に示されるようなＧａＡｓ
−ＦＥＴが多数製造される。なお、第１図においては、
前記パッシベーション膜は省略されている。
このような実施例によれば、つぎのような効果が得られ
る。
る。
（１）本発明のＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ
Ｔは、ソース・ドレイン間のＧａＡｓからなるチャネ
ルを被う保護膜は、ＧａＡｓとの格子略合の良いノンド
ープＧａＡＩＬＡｓ膜によって形成されていることから
、チャネルの表面に発生する空乏層を低減でき、ソース
抵抗を低減することができるという効果が得られる。
Ｔは、ソース・ドレイン間のＧａＡｓからなるチャネ
ルを被う保護膜は、ＧａＡｓとの格子略合の良いノンド
ープＧａＡＩＬＡｓ膜によって形成されていることから
、チャネルの表面に発生する空乏層を低減でき、ソース
抵抗を低減することができるという効果が得られる。
（２）上記（１）により、本発明のＧａＡｓ−ＦＥＴは
、ソース抵抗の低減を図ることができるため、相互コン
ダクタンス（ｇ、）を増大させることができるという効
果が得られる。
、ソース抵抗の低減を図ることができるため、相互コン
ダクタンス（ｇ、）を増大させることができるという効
果が得られる。
（３）上記（１）により、本発明のＧａＡｓ−ＦＥＴは
、ソース抵抗の低減を図ることができるため、利得が向
上するという効果が得られる。
、ソース抵抗の低減を図ることができるため、利得が向
上するという効果が得られる。
（４）上記（１）により、本発明のＧａＡｓ−ＦＥＴは
、ソース抵抗の低減を図ることができるため、順アドミ
タンスが向上するという効果が得られる。
、ソース抵抗の低減を図ることができるため、順アドミ
タンスが向上するという効果が得られる。
（５）上記（２）により、本発明のＧａＡｓ−ＦＥＴは
、相互コンダクタンスの向上により、低雑音化が達成で
きるという効果が得られる。
、相互コンダクタンスの向上により、低雑音化が達成で
きるという効果が得られる。
（６）上記（１）〜（５）により、本発明によれば、ソ
ース抵抗の低減に基づいて相互コンダクタンス、利得、
順アドミタンスの向上が図れ、かつ低雑音化を図ること
ができるため、高性能なＧａＡｓ−ＦＥＴを提供するこ
とができるという相乗効果が得られる。
ース抵抗の低減に基づいて相互コンダクタンス、利得、
順アドミタンスの向上が図れ、かつ低雑音化を図ること
ができるため、高性能なＧａＡｓ−ＦＥＴを提供するこ
とができるという相乗効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第７図に示さ
れるように、前記ノンドープＧａＡｊＬＡｓ膜１１を形
成する際、形成開始時わずかに不純物を添加して、数百
人の厚さに亘ってわずかにｎ形化（ｎチャネルＧａＡｓ
−ＦＥＴの場合、また、不純物濃度は１０ ”ｃ ｍ−
’程度となる。）シた空乏層抑止層１６を設ける構造と
してもよい、なお、この空乏層抑止層１６は極めて薄（
かつ不純物濃度が低いことからｎ形化されても、ＦＥＴ
に悪い影響を与えるようなことはない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第７図に示さ
れるように、前記ノンドープＧａＡｊＬＡｓ膜１１を形
成する際、形成開始時わずかに不純物を添加して、数百
人の厚さに亘ってわずかにｎ形化（ｎチャネルＧａＡｓ
−ＦＥＴの場合、また、不純物濃度は１０ ”ｃ ｍ−
’程度となる。）シた空乏層抑止層１６を設ける構造と
してもよい、なお、この空乏層抑止層１６は極めて薄（
かつ不純物濃度が低いことからｎ形化されても、ＦＥＴ
に悪い影響を与えるようなことはない。
前記実施例による構造では、ノンドープＧａＡｌＡｓ膜
ｌｌ下のＧａＡｓにおける表面空乏層の発生を最小限と
するのに対し、この実施例の構造では、ノンドープＧａ
ＡｊｌＬＡｓ膜１１のＧａＡｓに接する近傍をわずかに
ｎ形化することから、ｎ形キャリアの滲み出しが生じ、
この滲み出したｎ形キャリアが表面準位に充填される結
果、空乏層が完全に打ち消される。したがって、この例
のＧａＡｓ−ＦＥＴではさらにソース抵抗の低減が達成
できる。
ｌｌ下のＧａＡｓにおける表面空乏層の発生を最小限と
するのに対し、この実施例の構造では、ノンドープＧａ
ＡｊｌＬＡｓ膜１１のＧａＡｓに接する近傍をわずかに
ｎ形化することから、ｎ形キャリアの滲み出しが生じ、
この滲み出したｎ形キャリアが表面準位に充填される結
果、空乏層が完全に打ち消される。したがって、この例
のＧａＡｓ−ＦＥＴではさらにソース抵抗の低減が達成
できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＧａＡｓショットキ
障壁ゲート形電界効果トランジスタの製造技術に適用し
た場合について説明したが、それに限定されるものでは
なく、他の化合物半導体の製造技術にも適用できる。
をその背景となった利用分野であるＧａＡｓショットキ
障壁ゲート形電界効果トランジスタの製造技術に適用し
た場合について説明したが、それに限定されるものでは
なく、他の化合物半導体の製造技術にも適用できる。
〔発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を節単に説明すれば、下記のさおりであ
る。
て得られる効果を節単に説明すれば、下記のさおりであ
る。
本発明のＧａＡｓ−ＦＥＴにあっては、表面保護膜に接
するＧａＡｓ表面の準位を低減できる結果、表面空乏層
の発生が最小あるいは抑止できるため、ソース・ゲート
間のチャネルの抵抗を低減できる。この結果、ＧａＡｓ
−ＦＥＴの相互コンダクタンス、利得、順伝達アドミタ
ンスを向上させることができるとともに低雑音化も達成
できる。
するＧａＡｓ表面の準位を低減できる結果、表面空乏層
の発生が最小あるいは抑止できるため、ソース・ゲート
間のチャネルの抵抗を低減できる。この結果、ＧａＡｓ
−ＦＥＴの相互コンダクタンス、利得、順伝達アドミタ
ンスを向上させることができるとともに低雑音化も達成
できる。
第１図は本発明の一実施例によるＧａＡｓ−ＦＥＴの要
部を示す断面図、 第２図は同じ＜ＧａＡｓ−ＦＥＴの製造において主面に
能動層が形成されたウェハを示す断面図、第３図は同じ
く主面にＧａＡｕＡｓ膜が形成されたウェハの断面図、 第４図は同じく主面のＧａＡｕＡｓ膜が部分的にエツチ
ングされたウェハの断面図、 第５図は同じくソース電極およびドレイン電極が形成さ
れたウェハの断面図、 第６図は同じくゲート電極が形成されたウエハの断面図
、 第７図は本発明の他の実施例によるＧａＡｓ−ＦＥＴの
要部を示す断面図、 第８図は従来のＧａＡｓ−ＦＥＴの要部を示す断面図で
ある。 １・・・半絶縁性ＧａＡｓ基板、２・・・能動層、３・
・・チャネル、４・・・ソース領域、５・・・ドレイン
領域、６・・・ソース電極、７・・・ドレイン電極、８
・・・ゲート電極、９・・・保護膜、１０・・・空乏層
、１１・・・ノンドープＧａＡｆＬＡｓ膜、１２・・・
ウェハ、１４・・・ホトレジスト膜、１５・・・コンタ
クト孔、第 １ 図 Ｚ−驚′ｔｊｊ層 ／／−ノ＞ ）−７ＬｒａＡｌ！ＡｓＲＷ第４図 第５図 ４ ＆ 夛 第７図 第８図
部を示す断面図、 第２図は同じ＜ＧａＡｓ−ＦＥＴの製造において主面に
能動層が形成されたウェハを示す断面図、第３図は同じ
く主面にＧａＡｕＡｓ膜が形成されたウェハの断面図、 第４図は同じく主面のＧａＡｕＡｓ膜が部分的にエツチ
ングされたウェハの断面図、 第５図は同じくソース電極およびドレイン電極が形成さ
れたウェハの断面図、 第６図は同じくゲート電極が形成されたウエハの断面図
、 第７図は本発明の他の実施例によるＧａＡｓ−ＦＥＴの
要部を示す断面図、 第８図は従来のＧａＡｓ−ＦＥＴの要部を示す断面図で
ある。 １・・・半絶縁性ＧａＡｓ基板、２・・・能動層、３・
・・チャネル、４・・・ソース領域、５・・・ドレイン
領域、６・・・ソース電極、７・・・ドレイン電極、８
・・・ゲート電極、９・・・保護膜、１０・・・空乏層
、１１・・・ノンドープＧａＡｆＬＡｓ膜、１２・・・
ウェハ、１４・・・ホトレジスト膜、１５・・・コンタ
クト孔、第 １ 図 Ｚ−驚′ｔｊｊ層 ／／−ノ＞ ）−７ＬｒａＡｌ！ＡｓＲＷ第４図 第５図 ４ ＆ 夛 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体と、この化合物半導体の主面に設けら
れた能動層と、前記能動層上に並んで設けられたソース
電極およびゲート電極ならびにドレイン電極と、前記各
電極間の能動層表面を被う保護膜とを有する化合物半導
体素子であって、前記保護膜は能動層を構成する化合物
半導体の結晶格子に近似した結晶格子を有するもので形
成されていることを特徴とする化合物半導体素子。 ２、前記保護膜の下層部分は前記能動層と同一導電型に
わずかに導電化されていることを特徴とする特許請求の
範囲第１項記載の化合物半導体素子。 ３、ＧａＡｓからなる能動層上に保護膜としてノンドー
プＧａＡｌＡｓ膜が設けられていることを特徴とする特
許請求の範囲第１項または第２項記載の化合物半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9550288A JPH01268071A (ja) | 1988-04-20 | 1988-04-20 | 化合物半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9550288A JPH01268071A (ja) | 1988-04-20 | 1988-04-20 | 化合物半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268071A true JPH01268071A (ja) | 1989-10-25 |
Family
ID=14139372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9550288A Pending JPH01268071A (ja) | 1988-04-20 | 1988-04-20 | 化合物半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949095A (en) * | 1996-02-27 | 1999-09-07 | Fujitsu Limited | Enhancement type MESFET |
| KR100244002B1 (ko) * | 1995-12-28 | 2000-02-01 | 다카노 야스아키 | 화합물 반도체 장치의 제조 방법 |
-
1988
- 1988-04-20 JP JP9550288A patent/JPH01268071A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244002B1 (ko) * | 1995-12-28 | 2000-02-01 | 다카노 야스아키 | 화합물 반도체 장치의 제조 방법 |
| US5949095A (en) * | 1996-02-27 | 1999-09-07 | Fujitsu Limited | Enhancement type MESFET |
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