JPH0793322B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0793322B2 JPH0793322B2 JP60212337A JP21233785A JPH0793322B2 JP H0793322 B2 JPH0793322 B2 JP H0793322B2 JP 60212337 A JP60212337 A JP 60212337A JP 21233785 A JP21233785 A JP 21233785A JP H0793322 B2 JPH0793322 B2 JP H0793322B2
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- layer
- fet
- type
- gaas
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に関し、詳しくは、エンハンスメン
ト型およびデプレッション型電界効果トランジスタを、
同一化合物半導体基板に形成することの出来る半導体装
置に関する。
ト型およびデプレッション型電界効果トランジスタを、
同一化合物半導体基板に形成することの出来る半導体装
置に関する。
近年、MBE（分子線エピタキシー）技術,MOCVD（有機金
属熱分解法）等の超高精度の結晶成長技術の発達によ
り、砒化ガリウム（GaAs）／アルミニウム砒化ガリウム
（AlGaAs）を利用した超高速デバイス（例えば特開昭55
−132074）が実現されつつある。GaAs/AlGaAsには良好
な絶縁材料がみつけられていないために、金属と化合物
半導体とのシヨツトキー接合が各種の電界効果型トラン
ジスタ（FET）のゲート構造に使われている。
属熱分解法）等の超高精度の結晶成長技術の発達によ
り、砒化ガリウム（GaAs）／アルミニウム砒化ガリウム
（AlGaAs）を利用した超高速デバイス（例えば特開昭55
−132074）が実現されつつある。GaAs/AlGaAsには良好
な絶縁材料がみつけられていないために、金属と化合物
半導体とのシヨツトキー接合が各種の電界効果型トラン
ジスタ（FET）のゲート構造に使われている。
たとえば第１図に選択ドープヘテロ接合型FETの断面図
を示す。10は半絶縁性GaAs基板、11はアンドープGaAs、
12はスペーサと呼ばれるアンドープ（不純物を故意には
含まず結果的に1015cm-3程度のn-層になることが多い）
AlGaAs層で膜厚をｅとすると通常60Å程度である。13は
ｎ型AlGaAs層で14はｎ型GaAs層である。AlGaAs層12,13
の膜厚合計をｄとすると通常500Å程度である。
を示す。10は半絶縁性GaAs基板、11はアンドープGaAs、
12はスペーサと呼ばれるアンドープ（不純物を故意には
含まず結果的に1015cm-3程度のn-層になることが多い）
AlGaAs層で膜厚をｅとすると通常60Å程度である。13は
ｎ型AlGaAs層で14はｎ型GaAs層である。AlGaAs層12,13
の膜厚合計をｄとすると通常500Å程度である。
31はエンハンスメント型FET（閾値電圧Vth〜0.1V）のゲ
ート金属であり、30はデプレシヨン型FET（閾値電圧Vth
〜−0.8V;ゲート電圧VG＝0Vでチヤネルが開いている）
のゲート金属である。簡単な計算からｎ型AlGaAs層のド
ーピングレベルをNDとすると閾値電圧Vthは と表わすことができる。
ート金属であり、30はデプレシヨン型FET（閾値電圧Vth
〜−0.8V;ゲート電圧VG＝0Vでチヤネルが開いている）
のゲート金属である。簡単な計算からｎ型AlGaAs層のド
ーピングレベルをNDとすると閾値電圧Vthは と表わすことができる。
ここでφBnはゲートメタルとAlGaAsとのシヨツトキーバ
リア高さ、ΔECはGaAs11とAlGaAs12との伝導帯バンド端
の不連続の大きさを表わし、ｑは単位電荷、εはAlGaAs
の有電率、ｅはスペーサ層12の膜厚を、それぞれ表わ
す。この様なFETを高性能化する場合、最も簡単な方法
はｎ型AlGaAs層13の膜厚ｄ−ｅを薄くすることであり最
も効果的な方法である。ところが、回路構成上の制約か
ら、エンハンスメント型FETの閾値電圧Vthは正でありか
つ０に近いことが最も望まれる。通常は0.1Vに設定され
ており、この値は閾値電圧の変動の程度の考慮してきめ
られている。ところがVthを一定にしたままで膜厚ｄを
薄くすると上記式（１）より明らかな様にドーピングレ
ベルNDを高くする必要があり最大ドーピング量▲Ｎmax D
▼がｎ型AlGaAs膜厚ｄ−ｅの最小値（ｄ−ｅ）minを制
限していた。従来MBEではｎ型ドーパントとしてSiを用
いるのが主流であり、▲Ｎmax D▼＝７×1018cm-3程度で
あつた。
リア高さ、ΔECはGaAs11とAlGaAs12との伝導帯バンド端
の不連続の大きさを表わし、ｑは単位電荷、εはAlGaAs
の有電率、ｅはスペーサ層12の膜厚を、それぞれ表わ
す。この様なFETを高性能化する場合、最も簡単な方法
はｎ型AlGaAs層13の膜厚ｄ−ｅを薄くすることであり最
も効果的な方法である。ところが、回路構成上の制約か
ら、エンハンスメント型FETの閾値電圧Vthは正でありか
つ０に近いことが最も望まれる。通常は0.1Vに設定され
ており、この値は閾値電圧の変動の程度の考慮してきめ
られている。ところがVthを一定にしたままで膜厚ｄを
薄くすると上記式（１）より明らかな様にドーピングレ
ベルNDを高くする必要があり最大ドーピング量▲Ｎmax D
▼がｎ型AlGaAs膜厚ｄ−ｅの最小値（ｄ−ｅ）minを制
限していた。従来MBEではｎ型ドーパントとしてSiを用
いるのが主流であり、▲Ｎmax D▼＝７×1018cm-3程度で
あつた。
即ち、Vth〜0.1Vであるためには、（ｄ−ｅ）minほぼ12
0Åにする必要があった。
0Åにする必要があった。
一方、各種電界効果型トランジスタの五極管領域のソー
ス・ドレイン電流Idssはゲート電圧VG、域値電圧Vthを
用いて Idss＝ｗ・Ｋ（VG−Vth）２ ……（２） と表わすことができる。但し、ｗはトランジスタのゲー
ト幅である。トランジスタ性能の良さを与える一つの目
安はＫの値で表わすことができる。即ち一般的にはＫの
値が大きい程良いデバイスと言える。通常のFETの性能
向上には、不純物をドープされた能動層（及びそれに準
ずる層）の膜厚を薄くすることが最も効果的である。即
ち、Siをｎ型不純物として用いる限り最低膜厚は100Å
前後となる。
ス・ドレイン電流Idssはゲート電圧VG、域値電圧Vthを
用いて Idss＝ｗ・Ｋ（VG−Vth）２ ……（２） と表わすことができる。但し、ｗはトランジスタのゲー
ト幅である。トランジスタ性能の良さを与える一つの目
安はＫの値で表わすことができる。即ち一般的にはＫの
値が大きい程良いデバイスと言える。通常のFETの性能
向上には、不純物をドープされた能動層（及びそれに準
ずる層）の膜厚を薄くすることが最も効果的である。即
ち、Siをｎ型不純物として用いる限り最低膜厚は100Å
前後となる。
一方ND１×1018cm-3の高濃度領域では、良好なシヨツ
トキー特性が得られにくくなる欠点が生じていた。即ち
エンハンスメント型FETにおいては、ゲート電圧を正に
印加した場合低い電圧からゲートリーク電流が生じ、ト
ランジスタ特性を下げる主要因となつてきた。一方デプ
レシヨン型FETの場合、ゲート耐圧が充分確保できず、
完全にピンチオフしなくなつてしまうという欠点が生じ
ていた。
トキー特性が得られにくくなる欠点が生じていた。即ち
エンハンスメント型FETにおいては、ゲート電圧を正に
印加した場合低い電圧からゲートリーク電流が生じ、ト
ランジスタ特性を下げる主要因となつてきた。一方デプ
レシヨン型FETの場合、ゲート耐圧が充分確保できず、
完全にピンチオフしなくなつてしまうという欠点が生じ
ていた。
このことはGaAs MESFETの場合においても事情は全く同
じである。即ち、トランジスタ特性を向上させようとし
てチヤンネル層の膜厚を薄くすると、トランジスタ特性
は向上するがゲート金属のシヨツトキー特性が劣化し、
回路を構成した場合、論理振幅が小さくなり回路設計マ
ージンが小さくなつてしまうという欠点が生じていた。
じである。即ち、トランジスタ特性を向上させようとし
てチヤンネル層の膜厚を薄くすると、トランジスタ特性
は向上するがゲート金属のシヨツトキー特性が劣化し、
回路を構成した場合、論理振幅が小さくなり回路設計マ
ージンが小さくなつてしまうという欠点が生じていた。
即ち現状のｎ型不純物であるSiを用いる限り、能動層膜
厚は300Å前後が下限であり、FETを高性能化するための
制限となつていた。
厚は300Å前後が下限であり、FETを高性能化するための
制限となつていた。
本発明の目的は、Snをドープした層とゲート金属の間
に、故意にはドーピングされないか、或いはわずかにド
ープされた半導体層（セパレーシヨン層と呼ぶ）を挿入
することで、ゲートリーク電流を低減し、このセパレー
シヨン層の膜厚を変えることでエンハンスメント型FET
とデプレシヨン型FETを同一基板に形成できる新しいゲ
ート構造を提供することにある。
に、故意にはドーピングされないか、或いはわずかにド
ープされた半導体層（セパレーシヨン層と呼ぶ）を挿入
することで、ゲートリーク電流を低減し、このセパレー
シヨン層の膜厚を変えることでエンハンスメント型FET
とデプレシヨン型FETを同一基板に形成できる新しいゲ
ート構造を提供することにある。
本発明の基本的な原理を先ず説明する。各種のFETにお
いてｎ型にドープされたチヤンネル層或いはチヤンネル
層に準じる半導体層が存在するとき、不純物を故意には
含有しないか、或いはわずかにドープされた半導体層
（セパレーシヨン層と以後呼ぶ）を挿入してシヨツトキ
ー接合を形成する金属をゲート電極に用いた場合、セパ
レーシヨン層の膜厚をかえることで、FETの閾値電圧Vth
（またはピンチオフ電圧VP）を変化させることができ
る。
いてｎ型にドープされたチヤンネル層或いはチヤンネル
層に準じる半導体層が存在するとき、不純物を故意には
含有しないか、或いはわずかにドープされた半導体層
（セパレーシヨン層と以後呼ぶ）を挿入してシヨツトキ
ー接合を形成する金属をゲート電極に用いた場合、セパ
レーシヨン層の膜厚をかえることで、FETの閾値電圧Vth
（またはピンチオフ電圧VP）を変化させることができ
る。
この原理に基づいて、エンハンスメント型FET（Ｅ−FE
T:Vth＞０）とデプレシヨン型FET（Ｄ−FET:Vth＜０）
を同一基板上に形成する。
T:Vth＞０）とデプレシヨン型FET（Ｄ−FET:Vth＜０）
を同一基板上に形成する。
まず、通常のｎチヤンネルMESFET（メタル・セミコンダ
クタ・フイールド・エフエクド・トランジスタ:Metal
Ｓemiconductor Ｆield Ｅffect Ｔransistor）に本発
明を実施した例を第２図を用いて定量的に説明した後ｎ
チヤンネル選択ドープヘテロ接合型（セレクテイプリ・
ドープト・ヘテロストラクチユア：Ｓelectively Ｄope
d Ｈeterostructure）FETに実施した例を第３図を用い
て説明する。
クタ・フイールド・エフエクド・トランジスタ:Metal
Ｓemiconductor Ｆield Ｅffect Ｔransistor）に本発
明を実施した例を第２図を用いて定量的に説明した後ｎ
チヤンネル選択ドープヘテロ接合型（セレクテイプリ・
ドープト・ヘテロストラクチユア：Ｓelectively Ｄope
d Ｈeterostructure）FETに実施した例を第３図を用い
て説明する。
第２図は本発明のGaAs MESFETのＥ−FETとＤ−FETが同
一基板に形成された場合の断面構造図を示したものであ
る。10は半絶縁性GaAs基板、11はp-型のアンドープGaAs
（〜1015cm-3程度のドーピングレベル）、15はｎ型チヤ
ンネルを形成するｎ型GaAs層であり膜厚をｄとしドーピ
ングレベルをNDとする。16はアンドープ（又はn-かp-の
わずかにドープされた）GaAsまたはAlxGa1-xAs層で膜厚
をC1とする。17はアンドープ（またはn-かp-のわずかに
ドープされた）GaAsまたはAlxGa1-xAs層で膜厚をC2−C1
とする。31はエンハンスメント型FETのゲート金属電
極、30はデプレシヨン型FETのゲート金属電極を示す。3
2,33,34は各々オーミツクなソース・ドレイン電極であ
る。
一基板に形成された場合の断面構造図を示したものであ
る。10は半絶縁性GaAs基板、11はp-型のアンドープGaAs
（〜1015cm-3程度のドーピングレベル）、15はｎ型チヤ
ンネルを形成するｎ型GaAs層であり膜厚をｄとしドーピ
ングレベルをNDとする。16はアンドープ（又はn-かp-の
わずかにドープされた）GaAsまたはAlxGa1-xAs層で膜厚
をC1とする。17はアンドープ（またはn-かp-のわずかに
ドープされた）GaAsまたはAlxGa1-xAs層で膜厚をC2−C1
とする。31はエンハンスメント型FETのゲート金属電
極、30はデプレシヨン型FETのゲート金属電極を示す。3
2,33,34は各々オーミツクなソース・ドレイン電極であ
る。
アンドープGaAs層11の影響を無視するとＥ−FETとＤ−F
ETの閾値電圧VTE,VTDは各々 と書き表すことができる。ここに、Vb1はビルトインポ
テンシャル、ｑは単位電荷、εはGaAsの静的誘電率であ
る。ただし、先（３），（４）はアンドープ層16,17各
層のドーピングレベルがチヤンネル層15のドーピングレ
ベルに比較して無視できる程少ない場合の式である。ま
た、16,17はチヤンネル層15と同じGaAsの場合の式であ
る。アンドープ層16,17の一方或いは両方がAlxGa1-xAs
に代つた場合の式も式（３），（４）と同種を式を導く
ことができる。（３），（４）式からあきらかな様に、
ドーピング層15（チヤンネル層）のドーピングレベル
ND、膜厚ｄを一定にした状態でセパレーシヨン層（アン
ドープ層）16,17の膜厚C1,C2を適当に選ぶことでVthを
制御することができる。
ETの閾値電圧VTE,VTDは各々 と書き表すことができる。ここに、Vb1はビルトインポ
テンシャル、ｑは単位電荷、εはGaAsの静的誘電率であ
る。ただし、先（３），（４）はアンドープ層16,17各
層のドーピングレベルがチヤンネル層15のドーピングレ
ベルに比較して無視できる程少ない場合の式である。ま
た、16,17はチヤンネル層15と同じGaAsの場合の式であ
る。アンドープ層16,17の一方或いは両方がAlxGa1-xAs
に代つた場合の式も式（３），（４）と同種を式を導く
ことができる。（３），（４）式からあきらかな様に、
ドーピング層15（チヤンネル層）のドーピングレベル
ND、膜厚ｄを一定にした状態でセパレーシヨン層（アン
ドープ層）16,17の膜厚C1,C2を適当に選ぶことでVthを
制御することができる。
この様にドーピング層の膜厚、ドーピングレベルを一定
にしておき、セパレーシヨン層の膜厚を変化させること
でＥ−FETとＤ−FETを同一基板に作成でき、実際のFET
試作には極めて有効である。即ち、かかるゲート構造を
採用すれば、チヤンネル層の膜厚を薄くすることでトラ
ンジスタ性能を向上させ、更にシヨツトキー特性の劣化
も防ぐことができ更にＥ−FETとＤ−FETを同一基板に形
成することができる。
にしておき、セパレーシヨン層の膜厚を変化させること
でＥ−FETとＤ−FETを同一基板に作成でき、実際のFET
試作には極めて有効である。即ち、かかるゲート構造を
採用すれば、チヤンネル層の膜厚を薄くすることでトラ
ンジスタ性能を向上させ、更にシヨツトキー特性の劣化
も防ぐことができ更にＥ−FETとＤ−FETを同一基板に形
成することができる。
次にｎチヤンネル選択ドープヘテロ接合型FETに本発明
のゲート構造を適用した場合の効果を、第３図を用いて
説明する。12はスペーサ層と呼ばれるアンドープAlxGa
1-xAs層であり、混晶比ｘは通常0.3以上に選ばれてい
る。13はｎ型ドーピング層でAlyGa1-yAsからなり、混晶
比ｙは0.10から0.20程度に選ばれている。18はセパレー
シヨン層であり膜厚C1のアンドープ（もしくは弱くドー
プされたn-、又はp-型になる）AlzGa1-zAs（０≦ｚ≦
１）層であり、19もセパレーシヨン層で膜厚C2−C1の通
常アンドープ（もしくは弱くドープされたn-、又はp-型
の）GaAsである。31はＥ−FETのゲート電極メタル、30
はＤ−FETのゲート電極メタルで31,32,33は各々ソース
・ドレイン金属である。
のゲート構造を適用した場合の効果を、第３図を用いて
説明する。12はスペーサ層と呼ばれるアンドープAlxGa
1-xAs層であり、混晶比ｘは通常0.3以上に選ばれてい
る。13はｎ型ドーピング層でAlyGa1-yAsからなり、混晶
比ｙは0.10から0.20程度に選ばれている。18はセパレー
シヨン層であり膜厚C1のアンドープ（もしくは弱くドー
プされたn-、又はp-型になる）AlzGa1-zAs（０≦ｚ≦
１）層であり、19もセパレーシヨン層で膜厚C2−C1の通
常アンドープ（もしくは弱くドープされたn-、又はp-型
の）GaAsである。31はＥ−FETのゲート電極メタル、30
はＤ−FETのゲート電極メタルで31,32,33は各々ソース
・ドレイン金属である。
簡単のため、セパレーシヨン層18,19、ｎ型ドーピング
層13、スペーサ層12のAl混晶比ｘは同一のｘ＝0.3であ
ると仮定すると、基板のアンドープ層11の効果は通常無
視できるので、Ｅ−FETとＤ−FETの閾値VTE,VTDは各
各、 と書き表すことができる。
層13、スペーサ層12のAl混晶比ｘは同一のｘ＝0.3であ
ると仮定すると、基板のアンドープ層11の効果は通常無
視できるので、Ｅ−FETとＤ−FETの閾値VTE,VTDは各
各、 と書き表すことができる。
記号は式（１）と共通している部分もある。
即ち、この式からもあきらかな様に、セパレーシヨン層
の膜厚C1,C2を適当に選ぶことでＥ−FETとＤ−FETを同
一基板に実現でき、更に良好なシヨツトキー接合を有す
るゲート電極を形成できるので回路構成上重要となる論
理振幅も大きくとることができる。
の膜厚C1,C2を適当に選ぶことでＥ−FETとＤ−FETを同
一基板に実現でき、更に良好なシヨツトキー接合を有す
るゲート電極を形成できるので回路構成上重要となる論
理振幅も大きくとることができる。
特に、セパレーシヨン層を第３図の様に２層膜18,19か
ら構成し、選択エツチングが可能な構造としておけば
（たとえば18をAlGaAs層19をGaAs層）正確にセパレーシ
ヨン層の膜厚を制御することができる。
ら構成し、選択エツチングが可能な構造としておけば
（たとえば18をAlGaAs層19をGaAs層）正確にセパレーシ
ヨン層の膜厚を制御することができる。
従来、MBE法ではGaAs,AlGaAsへのｎ型不純物としてシリ
コン（Si），スズ（Sn）を用いていた。しかし、通常、
Snはエピタキシヤル表面のSn濃度が高くなるため、シヨ
ツトキー特性を劣化させやすくなり、従来、セパレーシ
ヨン層を有しない通常のｎチヤンネルGaAs MESFET/選択
ドープヘテロ接合型FETでは、ｎ型不純物としてはSiを
用いるのが通例であつた。
コン（Si），スズ（Sn）を用いていた。しかし、通常、
Snはエピタキシヤル表面のSn濃度が高くなるため、シヨ
ツトキー特性を劣化させやすくなり、従来、セパレーシ
ヨン層を有しない通常のｎチヤンネルGaAs MESFET/選択
ドープヘテロ接合型FETでは、ｎ型不純物としてはSiを
用いるのが通例であつた。
しかしながら、SnはSiにくらべて、GaAsやAlGaAsへのド
ーピング最大量が一桁近く多いことが知られている〔例
えば“半導体超格子の物理と応用"p.121日本物理学会編
培風館1984年〕。
ーピング最大量が一桁近く多いことが知られている〔例
えば“半導体超格子の物理と応用"p.121日本物理学会編
培風館1984年〕。
又、本発明に関係するFETの様にセパレーシヨン層を有
する場合、Snのエピタキシヤル表面への析出は問題にな
らなくなる。
する場合、Snのエピタキシヤル表面への析出は問題にな
らなくなる。
即ち、セパレーシヨン層の存在により、ゲートメタルに
直接接触するｎ型半導体層の能動層は非常におさえられ
スペーサー層の存在のため、Snがヘテロ接合界面にまで
析出することはなく、能動層の劣化を起こすことはな
い。
直接接触するｎ型半導体層の能動層は非常におさえられ
スペーサー層の存在のため、Snがヘテロ接合界面にまで
析出することはなく、能動層の劣化を起こすことはな
い。
又、本発明のｎチヤンネルFETを他のｐチヤンネルFETと
同一基板に形成し、相補正FETを作ることも可能であ
る。
同一基板に形成し、相補正FETを作ることも可能であ
る。
以下、本発明を実施例を通して更に詳しく説明する。
実施例１ 第４図（ａ）〜（ｅ）に、二次元電子ガスをチヤンネル
層に用いるいわゆる選択ドープヘテロ接合構造のFETに
本発明を実施した場合の実施工程を示す。判絶縁性GaAs
基板10上にMBE法を用いて、p-（〜５×1014cm-3）GaAs
層11を１μｍ成長する。続いてn-型アンドープAlxGa1-x
As（通常ｘは0.3以上に選ばれている）層12を60Å成長
させた。続いてSnをｎ型不純物として５×1019cm-3含む
ｎ型AlyGa1-yAs（通常ｙは0.05から0.20の範囲で使われ
ている）層13を30Å成長させ、セパレーシヨン層として
アンドープn-型AlzGa1-zAs（通常ｚは0.3程度で用いて
いる）層18を60Å成長させた。さらに、アンドープn-型
GaAs層19を100Å成長させ、表面保護の目的でSiO2層40
を2000ÅCVD法を用いて形成した（第４図ａ）。
層に用いるいわゆる選択ドープヘテロ接合構造のFETに
本発明を実施した場合の実施工程を示す。判絶縁性GaAs
基板10上にMBE法を用いて、p-（〜５×1014cm-3）GaAs
層11を１μｍ成長する。続いてn-型アンドープAlxGa1-x
As（通常ｘは0.3以上に選ばれている）層12を60Å成長
させた。続いてSnをｎ型不純物として５×1019cm-3含む
ｎ型AlyGa1-yAs（通常ｙは0.05から0.20の範囲で使われ
ている）層13を30Å成長させ、セパレーシヨン層として
アンドープn-型AlzGa1-zAs（通常ｚは0.3程度で用いて
いる）層18を60Å成長させた。さらに、アンドープn-型
GaAs層19を100Å成長させ、表面保護の目的でSiO2層40
を2000ÅCVD法を用いて形成した（第４図ａ）。
次にメサエツチングで素子間分離を行なつた後、アンド
ープ、セパレーシヨン層18,19をエツチングで除去し、
ホトマスクを用いてソース・ドレイン電極（AuGe/Ni/A
u:900Å/150Å/2000Å）32,33,34を形成した（第４図
ｂ）。Ｅ−FETのゲート電極を形成する目的で、アンド
ープGaAs層19をCCl2F2/He混合ガスで選択的にエツチン
グし、セパレーシヨン層18にシヨツトキー電極としてTi
/Pt/Au（1000Å/500Å/2000Å）を形成した（第４図
ｃ）。続いてＤ−FETのゲート電極をアンドープGaAs層
に形成する工程を行なつた（第４図ｄ）。この場合もゲ
ート金属としてはTi/Pt/Auを用いた。この様にして同一
基板上にＥ−FET（今の場合閾値電圧Vthは0.18Vであつ
た）とＤ−FET（今の場合閾値電圧は−0.72Vであつ
た。）を形成することができた。
ープ、セパレーシヨン層18,19をエツチングで除去し、
ホトマスクを用いてソース・ドレイン電極（AuGe/Ni/A
u:900Å/150Å/2000Å）32,33,34を形成した（第４図
ｂ）。Ｅ−FETのゲート電極を形成する目的で、アンド
ープGaAs層19をCCl2F2/He混合ガスで選択的にエツチン
グし、セパレーシヨン層18にシヨツトキー電極としてTi
/Pt/Au（1000Å/500Å/2000Å）を形成した（第４図
ｃ）。続いてＤ−FETのゲート電極をアンドープGaAs層
に形成する工程を行なつた（第４図ｄ）。この場合もゲ
ート金属としてはTi/Pt/Auを用いた。この様にして同一
基板上にＥ−FET（今の場合閾値電圧Vthは0.18Vであつ
た）とＤ−FET（今の場合閾値電圧は−0.72Vであつ
た。）を形成することができた。
本発明では、従来法（従来、E/D FET構成は、ドーピン
グされた層の膜厚を変えることで実現されてきた）の主
要な欠点であつた高ドープ層に直接ゲート金属を接合さ
せることにより生ずるゲート電極特性の劣化を克服する
ことができた。
グされた層の膜厚を変えることで実現されてきた）の主
要な欠点であつた高ドープ層に直接ゲート金属を接合さ
せることにより生ずるゲート電極特性の劣化を克服する
ことができた。
更に、Snをドープしたことで、従来AlGaAs膜厚が300Å
程度であつたものが150Åまで薄くすることができた。
その結果第（２）式に示すＫの値は、ゲート長１μｍレ
ベルで従来3.5mA/V2程度であつたものが7.0mA/V2まで大
きくすることができた。
程度であつたものが150Åまで薄くすることができた。
その結果第（２）式に示すＫの値は、ゲート長１μｍレ
ベルで従来3.5mA/V2程度であつたものが7.0mA/V2まで大
きくすることができた。
また、本実施例ではＤ−FETのセパレーシヨン層18,19の
うち、19の半導体層をｎ型にドープしてもよい（第４図
e19′）。ｎ型にドープすることでシヨツトキー特性は
悪くなるが、Ｄ−FETの場合、回路的にピンチオフしな
いで用いる場合は問題ない。
うち、19の半導体層をｎ型にドープしてもよい（第４図
e19′）。ｎ型にドープすることでシヨツトキー特性は
悪くなるが、Ｄ−FETの場合、回路的にピンチオフしな
いで用いる場合は問題ない。
実施例２ GaAs MESFETに本発明を適用した場合の実施例を第５図
ａ〜ｄに示す。
ａ〜ｄに示す。
判絶縁性GaAs基板10上にMBE法を用いて、アンドープGaA
s層を２μｍ成長後Snを４×1019cm-3ドープしたｎ型GaA
s層15を30Å成長し、次にSiを1014cm-3程度ドープしたn
-型AlxGa1-xAs（ｘ〜0.3程度）層16を100Å成長させ、
さらにSiを1014cm-3程度ドープしたn-GaAs層17を100Å
成長させた（第５図ａ）。次に、Ｅ−FETを形成する領
域をCCl2F2/Heの混合ガスを用い選択エツチング法でセ
パレーシヨン層のGaAs層17を除去する（同図ｂ）。さら
にエツチングダメージを400℃５分間の加熱で除去後、
全面に、高耐熱金属であるWSi51（タングステン・シリ
サイド）を3000Åで形成した（第５図ｂ）。続いて、ド
ライエツチングとフオトリングラフイーを用いてゲート
電極部分のWSi（51,51′）を残して、他のWSiを除去し
た。その後500ÅのSiO2をCVD法で被着後Si52を50keVの
加速エネルギー、ドース量３×1013cm-2でイオン注入し
た。注入後850℃15秒間のランプアニールを行ない注入S
i原子53を活性化した（第５図ｃ）。続いてSiO2の必要
部分をエツチングで除去し、ソース・ドレイン金属（Au
Ge/Ni/Au）32,33,34を蒸着し、400℃３分間のアロイを
行ないソース・ドレイン電極を形成した。
s層を２μｍ成長後Snを４×1019cm-3ドープしたｎ型GaA
s層15を30Å成長し、次にSiを1014cm-3程度ドープしたn
-型AlxGa1-xAs（ｘ〜0.3程度）層16を100Å成長させ、
さらにSiを1014cm-3程度ドープしたn-GaAs層17を100Å
成長させた（第５図ａ）。次に、Ｅ−FETを形成する領
域をCCl2F2/Heの混合ガスを用い選択エツチング法でセ
パレーシヨン層のGaAs層17を除去する（同図ｂ）。さら
にエツチングダメージを400℃５分間の加熱で除去後、
全面に、高耐熱金属であるWSi51（タングステン・シリ
サイド）を3000Åで形成した（第５図ｂ）。続いて、ド
ライエツチングとフオトリングラフイーを用いてゲート
電極部分のWSi（51,51′）を残して、他のWSiを除去し
た。その後500ÅのSiO2をCVD法で被着後Si52を50keVの
加速エネルギー、ドース量３×1013cm-2でイオン注入し
た。注入後850℃15秒間のランプアニールを行ない注入S
i原子53を活性化した（第５図ｃ）。続いてSiO2の必要
部分をエツチングで除去し、ソース・ドレイン金属（Au
Ge/Ni/Au）32,33,34を蒸着し、400℃３分間のアロイを
行ないソース・ドレイン電極を形成した。
この様にSnをドープした能動層を用いることで130Åま
で薄くすることができ、本発明のゲート構造を用いるこ
とで、ゲートリーク電流はＥ−FETでゲート電圧VG＝1.1
Vまでほとんど無視できる程度となりＤ−FETについては
GaAs本来のシヨツトキーバリア高さ0.8Vに近い値までゲ
ートリーク電流は激減し、逆方向耐圧もセパレーシヨン
層がない場合の0.8Vから5.0Vまで向上した。
で薄くすることができ、本発明のゲート構造を用いるこ
とで、ゲートリーク電流はＥ−FETでゲート電圧VG＝1.1
Vまでほとんど無視できる程度となりＤ−FETについては
GaAs本来のシヨツトキーバリア高さ0.8Vに近い値までゲ
ートリーク電流は激減し、逆方向耐圧もセパレーシヨン
層がない場合の0.8Vから5.0Vまで向上した。
本実施例では、セパレーシヨン層16の上部に形成する半
導体層17にはn-半導体層を用いたが、これは必ずしもn-
層である必要はない。即ち、通常の1017cm-3程度にドー
ピングを施された半導体層でもさしつかえない。
導体層17にはn-半導体層を用いたが、これは必ずしもn-
層である必要はない。即ち、通常の1017cm-3程度にドー
ピングを施された半導体層でもさしつかえない。
又、本発明のゲート構造と、能動層にSnを用いるｎチヤ
ンネルFETは、他のｐチヤンネルFET〔２次元正孔ガスを
用いる選択ドープヘテロ接合型FET、実施例２でｎ型能
動層15の代りにBeを４×1019cm-3含有するｐ型層にかえ
るｐチヤンネルGaAs MESFET等〕と同一基板に形成して
コンプリメンタリFETを形成する場合にも有効である。
又、上記実施例では、チヤンネル層の厚み、ドーピング
レベルは特定の範囲のもののみを示したが、様様な応用
分野によつてこれをかえることは無論さしつかえない。
ンネルFETは、他のｐチヤンネルFET〔２次元正孔ガスを
用いる選択ドープヘテロ接合型FET、実施例２でｎ型能
動層15の代りにBeを４×1019cm-3含有するｐ型層にかえ
るｐチヤンネルGaAs MESFET等〕と同一基板に形成して
コンプリメンタリFETを形成する場合にも有効である。
又、上記実施例では、チヤンネル層の厚み、ドーピング
レベルは特定の範囲のもののみを示したが、様様な応用
分野によつてこれをかえることは無論さしつかえない。
本発明によれば、ゲート電極とSn不純物をドープされた
チヤンネル層の間にアンドープまたは僅かにドープされ
た半導体層（セパレーシヨン層）を挿入したゲート構造
にし、セパレーシヨン層の膜厚を変えることで、エンハ
ンスメント型FETとデプレーシヨン型FETを作り分けるた
めに、 （１） 能動層（及びそれに準ずる層）をきわめて薄く
することが可能となり、従来のFET特性の約２倍もの電
流をとることが可能になつた。
チヤンネル層の間にアンドープまたは僅かにドープされ
た半導体層（セパレーシヨン層）を挿入したゲート構造
にし、セパレーシヨン層の膜厚を変えることで、エンハ
ンスメント型FETとデプレーシヨン型FETを作り分けるた
めに、 （１） 能動層（及びそれに準ずる層）をきわめて薄く
することが可能となり、従来のFET特性の約２倍もの電
流をとることが可能になつた。
（２） ゲートリーク電流の少ない、論理振幅を大きく
とれるエンハンスメント型FET（Ｅ−FET）を形成でき、
かつ （３） ゲート耐圧の優れたデプレーシヨン型FET（Ｄ
−FET）を形成できる。
とれるエンハンスメント型FET（Ｅ−FET）を形成でき、
かつ （３） ゲート耐圧の優れたデプレーシヨン型FET（Ｄ
−FET）を形成できる。
上記の効果によりきわめて優れたＥ−FET/D−FETを同一
基板内に形成でき、Ｅ−FETとＤ−FETの両方を用いる回
路構成に特に優れた寄与をする。
基板内に形成でき、Ｅ−FETとＤ−FETの両方を用いる回
路構成に特に優れた寄与をする。
第１図は、従来型選択ドープヘテロ接合型FETの断面
図、第２図，第３図は、本発明のMESFETと選択ドープヘ
テロ接合型FETの断面図、第４図は、本発明を選択ドー
プヘテロ接合型FETに実施した場合の一例を示す工程
図、第５図は、本発明をGaAs MESFETに実施した場合の
一例を示す工程図。 10……半絶縁性GaAs基板、11……アンドープGaAs層、12
……アンドープAlxGa1-xAs層、13……Snドープｎ型AlyG
a1-yAs層、14,15……Snドープｎ型GaAs層、16,18……ア
ンドープ（又はn-）AlzGa1-zAs、17,19……アンドープ
（又はn-）GaAs、31,32……ゲート電極、32,33,34……
ソース・ドレイン電極、40……絶縁物よりなる保護膜、
19′……ｎ型GaAs。
図、第２図，第３図は、本発明のMESFETと選択ドープヘ
テロ接合型FETの断面図、第４図は、本発明を選択ドー
プヘテロ接合型FETに実施した場合の一例を示す工程
図、第５図は、本発明をGaAs MESFETに実施した場合の
一例を示す工程図。 10……半絶縁性GaAs基板、11……アンドープGaAs層、12
……アンドープAlxGa1-xAs層、13……Snドープｎ型AlyG
a1-yAs層、14,15……Snドープｎ型GaAs層、16,18……ア
ンドープ（又はn-）AlzGa1-zAs、17,19……アンドープ
（又はn-）GaAs、31,32……ゲート電極、32,33,34……
ソース・ドレイン電極、40……絶縁物よりなる保護膜、
19′……ｎ型GaAs。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｈ (72)発明者 藤崎 芳久 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 五島 滋雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭50−119580（ＪＰ，Ａ) 特開 昭53−63985（ＪＰ，Ａ) 特開 昭57−193067（ＪＰ，Ａ) 特開 昭58−147158（ＪＰ，Ａ)
Claims (4)
- 【請求項１】ショットキー型電界効果トランジスタを有
する半導体装置において、上記ショットキー型電界効果
トランジスタのショットキーゲート電極に接して形成さ
れたアンドープの第１の半導体層と、該第１の半導体層
に接して形成された第２の半導体層を有し、上記第１の
半導体層の膜厚Ｃは、上記ショットキーゲート電極のビ
ルトインポテンシャルをVbiとし、上記第２の半導体層
の膜厚および不純物濃度を、それぞれｄおよびNDとした
とき、 （ここで、ｑは単位電荷、εは上記第１の半導体層の誘
電率）なる不等式を満たすように設定されている第１の
ショットキー型電解効果トランジスタを有することを特
徴とする半導体装置。 - 【請求項２】上記半導体装置は、さらに上記第１の半導
体層の膜厚Ｃが、 （ここで、ｑは単位電荷、εは上記第１の半導体層の誘
電率）なる不等式を満たすように設定されている第２の
ショットキー型電界効果トランジスタを、同一基板上に
有することを特徴とする特許請求の範囲第１項記載の半
導体装置。 - 【請求項３】上記第２のショットキ型電界効果トランジ
スタの上記第１の半導体層は２層膜からなることを特徴
とする特許請求の範囲第２項記載の半導体装置。 - 【請求項４】上記２層膜の上記ショットキーゲート電極
から遠い側の層はAlGaAsからなり、近い側の層はGaAsか
らなることを特徴とする特許請求の範囲第３項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212337A JPH0793322B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212337A JPH0793322B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273674A JPS6273674A (ja) | 1987-04-04 |
| JPH0793322B2 true JPH0793322B2 (ja) | 1995-10-09 |
Family
ID=16620866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212337A Expired - Lifetime JPH0793322B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793322B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68928395T2 (de) * | 1988-06-28 | 1998-05-14 | Nippon Electric Co | Halbleitervorrichtung mit Verbindungshalbleiterfet mit E/D-Struktur mit hoher Geräuschmarge |
| JP2503594B2 (ja) * | 1988-06-28 | 1996-06-05 | 日本電気株式会社 | 半導体集積装置及びその製造方法 |
| JP2978972B2 (ja) * | 1992-03-12 | 1999-11-15 | 富士通株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57671B2 (ja) * | 1974-03-02 | 1982-01-07 | ||
| JPS5363985A (en) * | 1976-11-19 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS57193067A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
-
1985
- 1985-09-27 JP JP60212337A patent/JPH0793322B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6273674A (ja) | 1987-04-04 |
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