JPH023540B2 - - Google Patents
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- JPH023540B2 JPH023540B2 JP55143357A JP14335780A JPH023540B2 JP H023540 B2 JPH023540 B2 JP H023540B2 JP 55143357 A JP55143357 A JP 55143357A JP 14335780 A JP14335780 A JP 14335780A JP H023540 B2 JPH023540 B2 JP H023540B2
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- Japan
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- semiconductor
- gate
- layer
- semiconductor layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロ波領域で動作する高速高性
能な電界効果トランジスタに関する。
能な電界効果トランジスタに関する。
GaAsを用いた電界効果トランジスタ
（GaAsFET）は、しや断周波数が大きく、マイ
クロ波帝で優れた低雑音、高利得な性能を有し、
広範囲に使用されている。一方近年GaAsFETの
高速性に着目し、論理集積回路化の試みがなされ
るようになつた。かかる集積回路は、回路構成の
簡素化および低消費電力化のため、ノーマリオフ
型のFET（ゲート電圧零でドレイン電流が流れな
い。）で構成することが不可欠である。また高密
度集積化のためには、多層配線も必要である。従
来のマイクロ波GaAsFETは、ノーマリオン型で
あり、ｎ型能動層をチヤンネル層として用い、シ
ヨツトキゲートの空乏層によつてチヤンネルの厚
さを変化させて動作させる。通常のノーマリオフ
集積回路では、この従来技術を用いるが、能動層
の厚さをより薄くして、ゲート電圧零でゲート空
乏層が基板まで伸びチヤンネルを閉じるようにし
てノーマリオフFETを形成する。ここで多層配
線および微細パターン化を考慮して、通常均一な
厚さの能動層上にソース、ゲート等の電極を形成
したプレーナ構造が採られる。しかしながら、か
かるノーマリオフ型FETでは、能動層が極めて
薄くなるうえに、ソース−ゲート間のGaAs表面
が空乏化しているために、ソース抵抗が非常に大
きくなる欠点があつた。ソース抵抗を低減化する
有効な方法は、第１図に示すように、チヤンネル
層１２のソース領域の厚さをゲート領域より厚く
した、いわゆるリセス構造を採ることであり、単
体素子に用いられて大きな効果をあげている。こ
こで１１は高抵抗基板、１３はゲートシヨツトキ
電極、１４，１５はソース・ドレイン電極であ
る。しかしながら、この構造では素子表面の段差
が大きいため集積化には適していない。また表面
に薄いn+層を形成してリセス領域の深さを浅く
した場合でも、n+領域がゲートに近接している
ためにゲート耐圧が低下する欠点がある。一方素
子表面の平坦性を改善すべく、第２図のようにゲ
ート１３がチヤンネル層１２中に埋込まれている
様な構造にした場合には、ソース抵抗は小さくな
るものの、ゲートの側面部の寄生容量が著しく増
大するため、この構造を用いることは不可能であ
る。
（GaAsFET）は、しや断周波数が大きく、マイ
クロ波帝で優れた低雑音、高利得な性能を有し、
広範囲に使用されている。一方近年GaAsFETの
高速性に着目し、論理集積回路化の試みがなされ
るようになつた。かかる集積回路は、回路構成の
簡素化および低消費電力化のため、ノーマリオフ
型のFET（ゲート電圧零でドレイン電流が流れな
い。）で構成することが不可欠である。また高密
度集積化のためには、多層配線も必要である。従
来のマイクロ波GaAsFETは、ノーマリオン型で
あり、ｎ型能動層をチヤンネル層として用い、シ
ヨツトキゲートの空乏層によつてチヤンネルの厚
さを変化させて動作させる。通常のノーマリオフ
集積回路では、この従来技術を用いるが、能動層
の厚さをより薄くして、ゲート電圧零でゲート空
乏層が基板まで伸びチヤンネルを閉じるようにし
てノーマリオフFETを形成する。ここで多層配
線および微細パターン化を考慮して、通常均一な
厚さの能動層上にソース、ゲート等の電極を形成
したプレーナ構造が採られる。しかしながら、か
かるノーマリオフ型FETでは、能動層が極めて
薄くなるうえに、ソース−ゲート間のGaAs表面
が空乏化しているために、ソース抵抗が非常に大
きくなる欠点があつた。ソース抵抗を低減化する
有効な方法は、第１図に示すように、チヤンネル
層１２のソース領域の厚さをゲート領域より厚く
した、いわゆるリセス構造を採ることであり、単
体素子に用いられて大きな効果をあげている。こ
こで１１は高抵抗基板、１３はゲートシヨツトキ
電極、１４，１５はソース・ドレイン電極であ
る。しかしながら、この構造では素子表面の段差
が大きいため集積化には適していない。また表面
に薄いn+層を形成してリセス領域の深さを浅く
した場合でも、n+領域がゲートに近接している
ためにゲート耐圧が低下する欠点がある。一方素
子表面の平坦性を改善すべく、第２図のようにゲ
ート１３がチヤンネル層１２中に埋込まれている
様な構造にした場合には、ソース抵抗は小さくな
るものの、ゲートの側面部の寄生容量が著しく増
大するため、この構造を用いることは不可能であ
る。
本発明は、以上述べた様に従来の構造では適用
が困難な、集積回路特にノーマリオフ型の集積回
路に適した、平坦化された構造を可能にし、かつ
ソース抵抗の小さい電界効果トランジスタを提供
するものである。
が困難な、集積回路特にノーマリオフ型の集積回
路に適した、平坦化された構造を可能にし、かつ
ソース抵抗の小さい電界効果トランジスタを提供
するものである。
本発明のFETは、基本的には第３図に示す構
造のもので、高抵抗基板上にチヤンネル層となる
第１の半導体層２２上にゲートおよびソース・ド
レイン電極が形成され、ゲート領域外の第１の半
導体層２２上に、第１の半導体より電子親和力
（真空中の自由電子のエネルギー準位と電導帯の
電子のエネルギー準位の差）の小さい第２の半導
体層２３が形成されているものである。
造のもので、高抵抗基板上にチヤンネル層となる
第１の半導体層２２上にゲートおよびソース・ド
レイン電極が形成され、ゲート領域外の第１の半
導体層２２上に、第１の半導体より電子親和力
（真空中の自由電子のエネルギー準位と電導帯の
電子のエネルギー準位の差）の小さい第２の半導
体層２３が形成されているものである。
以下図面によつて本発明を説明し、あわせてそ
の効果について述べる。本発明のFETのゲート
−ソース間の一断面（第３図中Ａ−A′線で示
す。）およびゲート部の一断面（同図中Ｂ−B′線
で示す。）に沿つたエネルギー帯図は、それぞれ
第４図ａおよびｂのようになる。ただしこれはｎ
チヤンネルのシヨツトキゲートFETの場合であ
る。ゲート部のエネルギー帯図（第４図ｂ）は、
通常のFETと同様であり、ゲート空乏層の厚さ
を変化させてトランジスタ動作を行わせる。一方
ソース−ゲート間のエネルギー帯図（第４図ａ）
では、第１の半導体と第２の半導体の電子親和力
の差によつて、界面において第２の半導体が空乏
化し、反対に第１の半導体の電子密度が増加、蓄
積状態となる。したがつて、ソース−ゲート間で
は第１の半導体層のシート抵抗が小さくなり、ソ
ース抵抗が減少する。第１の半導体と第２の半導
体の電子親和力の差を△Ecとすれば、界面にお
いて第１の半導体側に電子の蓄積が起こるために
は、第１の半導体の有効ドナー密度をND1、第２
の半導体の有効ドナー密度をND2とすると、次の
関係がある。
の効果について述べる。本発明のFETのゲート
−ソース間の一断面（第３図中Ａ−A′線で示
す。）およびゲート部の一断面（同図中Ｂ−B′線
で示す。）に沿つたエネルギー帯図は、それぞれ
第４図ａおよびｂのようになる。ただしこれはｎ
チヤンネルのシヨツトキゲートFETの場合であ
る。ゲート部のエネルギー帯図（第４図ｂ）は、
通常のFETと同様であり、ゲート空乏層の厚さ
を変化させてトランジスタ動作を行わせる。一方
ソース−ゲート間のエネルギー帯図（第４図ａ）
では、第１の半導体と第２の半導体の電子親和力
の差によつて、界面において第２の半導体が空乏
化し、反対に第１の半導体の電子密度が増加、蓄
積状態となる。したがつて、ソース−ゲート間で
は第１の半導体層のシート抵抗が小さくなり、ソ
ース抵抗が減少する。第１の半導体と第２の半導
体の電子親和力の差を△Ecとすれば、界面にお
いて第１の半導体側に電子の蓄積が起こるために
は、第１の半導体の有効ドナー密度をND1、第２
の半導体の有効ドナー密度をND2とすると、次の
関係がある。
ND2＞ND1 exp〔−△Ec／kT〕
ここでｋはボルツマン定数、Ｔは絶対温度であ
る。ND2を大きくするほど、また同じND2でも△
Ecが大きいほど第１の半導体層側の電子の蓄積
量が多くなる。ここで第２の半導体層２３の厚さ
を制御して、層全体が空乏化する様に設計すれ
ば、電子の存在する領域は第１の半導体層２２内
に限られ、高ドナー密度であつても第２の半導体
層２３は絶縁物と等価となり、ゲート耐圧低下等
の信頼性の低下は防止できる。また高ドナー密度
の半導体を用いれば、第２の半導体層の必要な厚
さは薄くなるためプレーナ型FETに近い構造が
可能である。
る。ND2を大きくするほど、また同じND2でも△
Ecが大きいほど第１の半導体層側の電子の蓄積
量が多くなる。ここで第２の半導体層２３の厚さ
を制御して、層全体が空乏化する様に設計すれ
ば、電子の存在する領域は第１の半導体層２２内
に限られ、高ドナー密度であつても第２の半導体
層２３は絶縁物と等価となり、ゲート耐圧低下等
の信頼性の低下は防止できる。また高ドナー密度
の半導体を用いれば、第２の半導体層の必要な厚
さは薄くなるためプレーナ型FETに近い構造が
可能である。
さらに△Ecの大きい場合、ND2がND1よりはる
かに小さいときでも、第１の半導体側に電子の蓄
積が起こるから、第５図に示す構造も可能であ
る。ここで第２の半導体層２３は第１の半導体層
２２を完全に覆い、ゲート２４の側面まで延在す
る。第２図に示したFETの場合とは異なり、本
FETではND2≪ND1であるのでゲート側面の第２
の半導体層と接触している部分の寄生容量は小さ
く実用的に問題はない。（ただし、この場合ゲー
ト２４は第２の半導体層２３に対してもシヨツト
キ性を有する必要がある。）特に第２の半導体層
２３がすべて空乏化していればさらに寄生容量は
小さくなる。なおこの場合は特にND2≪ND1でな
くてもよい。しかも本構造では、チヤンネル層で
ある第１の半導体層は全く露出しないため、信頼
性も向上する。第６図はさらに本発明を発展させ
第２の半導体層の有効ドナー密度ND2と厚さを最
適化し、素子表面を完全に平坦にしたものであ
り、集積回路に最適な構造を提供するものであ
る。
かに小さいときでも、第１の半導体側に電子の蓄
積が起こるから、第５図に示す構造も可能であ
る。ここで第２の半導体層２３は第１の半導体層
２２を完全に覆い、ゲート２４の側面まで延在す
る。第２図に示したFETの場合とは異なり、本
FETではND2≪ND1であるのでゲート側面の第２
の半導体層と接触している部分の寄生容量は小さ
く実用的に問題はない。（ただし、この場合ゲー
ト２４は第２の半導体層２３に対してもシヨツト
キ性を有する必要がある。）特に第２の半導体層
２３がすべて空乏化していればさらに寄生容量は
小さくなる。なおこの場合は特にND2≪ND1でな
くてもよい。しかも本構造では、チヤンネル層で
ある第１の半導体層は全く露出しないため、信頼
性も向上する。第６図はさらに本発明を発展させ
第２の半導体層の有効ドナー密度ND2と厚さを最
適化し、素子表面を完全に平坦にしたものであ
り、集積回路に最適な構造を提供するものであ
る。
さらに第７図は本発明を反転チヤンネル型の
MISFET（Metal−Insulator−Semicondutor
FET、絶縁ゲート電界効果トランジスタ）に適
用したものである。ここで、３１は高抵抗基板、
３２はp-の第１の半導体層、３３はｎ型の第２
の半導体層、３４はゲート金属電極３５、３６は
ｎチヤンネルにオーム性であるソース・ドレイン
電極、３７はゲート絶縁膜である。ここで第２の
半導体層３３は、p-の第１の半導体層３２の界
面を反転させ、十分な電子の蓄積のある低抵抗の
ｎチヤンネル３８を形成する様に選ばれる。これ
は△Ecを大きくし有効ドナー密度ND2を大きくす
れば可能である。トランジスタ動作はガード金属
電極３４に正の電圧を印加し、絶縁膜３７その界
面のp-層３２表面に電子を誘起して行わせる。
ここで前記の様に第２の半導体層３３をすべて空
乏化すれば、ゲート金属のオーバーラツプによる
寄生容量を小さく抑えることができる。また本発
明によれば、ゲート領域は、n+領域を形成する
ことなく、第２の半導体層３３を全面に成長後ゲ
ート領域の第２の半導体層をエツチング除去する
ことによつて形成できる。したがつて選択性エツ
チング等によつてプロセスの簡素化、ゲートの微
細化が可能である。
MISFET（Metal−Insulator−Semicondutor
FET、絶縁ゲート電界効果トランジスタ）に適
用したものである。ここで、３１は高抵抗基板、
３２はp-の第１の半導体層、３３はｎ型の第２
の半導体層、３４はゲート金属電極３５、３６は
ｎチヤンネルにオーム性であるソース・ドレイン
電極、３７はゲート絶縁膜である。ここで第２の
半導体層３３は、p-の第１の半導体層３２の界
面を反転させ、十分な電子の蓄積のある低抵抗の
ｎチヤンネル３８を形成する様に選ばれる。これ
は△Ecを大きくし有効ドナー密度ND2を大きくす
れば可能である。トランジスタ動作はガード金属
電極３４に正の電圧を印加し、絶縁膜３７その界
面のp-層３２表面に電子を誘起して行わせる。
ここで前記の様に第２の半導体層３３をすべて空
乏化すれば、ゲート金属のオーバーラツプによる
寄生容量を小さく抑えることができる。また本発
明によれば、ゲート領域は、n+領域を形成する
ことなく、第２の半導体層３３を全面に成長後ゲ
ート領域の第２の半導体層をエツチング除去する
ことによつて形成できる。したがつて選択性エツ
チング等によつてプロセスの簡素化、ゲートの微
細化が可能である。
次に本発明の具体的な実施例を説明する。基板
２１として半絶縁性GaAs基板上に例えばキヤリ
ア密度１×1013cm-3の高純度ｎ型バツフア層を成
長させたものを用いる。その上に第１の半導体層
として有効ドナー密度１×1017cm-3のｎ型層を成
長させ、さらに第２の半導体層として、GaAsよ
り電子親和力が約0.4eV小さいｎ型Ga0.7Al0.3As
層を、例えば液相成長法で成長させる。次にゲー
トおよびソース・ドレイン領域のGaAlAs層を除
去し、例えばAlのシヨツトキゲート、Au−Geの
ソース・ドレインオーム性電極を形成すれば本発
明のFETが製作される。ノーマリオフ型のFET
では、チヤンネル層の厚さは約0.1μｍとなり、電
子の層密度は１×1012cm-2である。しかしながら
通常のプレーナ型では、GaAs表面の空乏化のた
め、ソース−ゲート間の能動層の電子の層密度は
約２×1011cm-2と大きく低下する。一方本発明の
FETにおいて、ｎ型GaAlAsの有効ドナー密度を
1011cm-3より大きくすれば、界面のGaAs側に電
子の蓄積層が形成され、GaAs能動層の電子の層
密度Nscは１×1012cm-2以上となる。例えば
GaAlAs層の有効ドナー密度を通常の結晶成長で
容易に得られる５×1017cm-3とすると、Nscは2.5
×1012cm-2となり、ソース抵抗を従来の1/10以下
に大きく低減化できる。この時、空乏化するすな
わち有効なGaAlAs層の厚さは約400Åであり、
半導体表面段差の小さいFETを形成できる。
２１として半絶縁性GaAs基板上に例えばキヤリ
ア密度１×1013cm-3の高純度ｎ型バツフア層を成
長させたものを用いる。その上に第１の半導体層
として有効ドナー密度１×1017cm-3のｎ型層を成
長させ、さらに第２の半導体層として、GaAsよ
り電子親和力が約0.4eV小さいｎ型Ga0.7Al0.3As
層を、例えば液相成長法で成長させる。次にゲー
トおよびソース・ドレイン領域のGaAlAs層を除
去し、例えばAlのシヨツトキゲート、Au−Geの
ソース・ドレインオーム性電極を形成すれば本発
明のFETが製作される。ノーマリオフ型のFET
では、チヤンネル層の厚さは約0.1μｍとなり、電
子の層密度は１×1012cm-2である。しかしながら
通常のプレーナ型では、GaAs表面の空乏化のた
め、ソース−ゲート間の能動層の電子の層密度は
約２×1011cm-2と大きく低下する。一方本発明の
FETにおいて、ｎ型GaAlAsの有効ドナー密度を
1011cm-3より大きくすれば、界面のGaAs側に電
子の蓄積層が形成され、GaAs能動層の電子の層
密度Nscは１×1012cm-2以上となる。例えば
GaAlAs層の有効ドナー密度を通常の結晶成長で
容易に得られる５×1017cm-3とすると、Nscは2.5
×1012cm-2となり、ソース抵抗を従来の1/10以下
に大きく低減化できる。この時、空乏化するすな
わち有効なGaAlAs層の厚さは約400Åであり、
半導体表面段差の小さいFETを形成できる。
一方、ｎ型GaAlAsの有効ドナー密度を３×
1015cm-3、厚さを0.5μｍに選べば、GaAlAs層は
完全に空乏化し、かつGaAs能動層のNscは1.1×
1012cm-2となりソース抵抗を従来の数分の１に減
少できるとともに、ゲート金属の厚さを0.5μｍに
すると、第６図のごとく、完全平坦型の素子が実
現できる。
1015cm-3、厚さを0.5μｍに選べば、GaAlAs層は
完全に空乏化し、かつGaAs能動層のNscは1.1×
1012cm-2となりソース抵抗を従来の数分の１に減
少できるとともに、ゲート金属の厚さを0.5μｍに
すると、第６図のごとく、完全平坦型の素子が実
現できる。
次に本発明をMISFETに適用した具体的例を
述べる。基板に半絶縁性GaAs、p-の第１の半導
体層として有効アクセプタ密度１×1015cm-3の
GaAsを用い、第２の半導体として有効なドナー
密度４×1016cm-3、厚さ0.12μｍのｎ型Ga0.7Al0.3
As層を用いる。この時GaAs／GaAlAs界面では
p-−GaAs層は反転し、電子の層密度が約５×
1011cm-2のｎチヤンネルが形成され、かつ
GaAlAs層は完全に空乏化し、第７図のごとき
FETが実現できる。
述べる。基板に半絶縁性GaAs、p-の第１の半導
体層として有効アクセプタ密度１×1015cm-3の
GaAsを用い、第２の半導体として有効なドナー
密度４×1016cm-3、厚さ0.12μｍのｎ型Ga0.7Al0.3
As層を用いる。この時GaAs／GaAlAs界面では
p-−GaAs層は反転し、電子の層密度が約５×
1011cm-2のｎチヤンネルが形成され、かつ
GaAlAs層は完全に空乏化し、第７図のごとき
FETが実現できる。
以上具体的実施例では、GaAsおよびGaAlAs
の例について述べたが、本発明は、他の−化
合物半導体、およびその三元ならびに４元混晶に
ついても適用できることは明らかである。
の例について述べたが、本発明は、他の−化
合物半導体、およびその三元ならびに４元混晶に
ついても適用できることは明らかである。
第１図、第２図は従来のGaAsFETにおいて、
ソース抵抗を減少する構造を示す断面図である。
１１は高抵抗基板、１２はチヤンネル層、１３は
ゲート電極、１４，１５はそれぞれソース・ドレ
インオーム性電極である。第３図は本発明の
FETの基本構造を示す断面図である。２１は高
抵抗基板、２２はチヤンネルが形成される第１の
半導体層、２３は第２の半導体層、２４はゲート
電極、２５，２６はソース・ドレインオーム性電
極である。第４図ａ，ｂはそれぞれ、第３図中の
Ａ−A′線およびＢ−B′線に沿つたエネルギー帯
図である。第５図、第６図は本発明によつて平坦
化されたFETの構造を示す断面図である。第７
図は本発明をMISFETに適用した構造を示す断
面図である。３１は高抵抗基板、３２はp-の第
１の半導体層、３３はｎ型の第２の半導体層、３
４はゲート金属電極、３５，３６はソース・ドレ
イン電極、３７はゲート絶縁膜、３８は反転形成
されたｎチヤンネル層を示す。
ソース抵抗を減少する構造を示す断面図である。
１１は高抵抗基板、１２はチヤンネル層、１３は
ゲート電極、１４，１５はそれぞれソース・ドレ
インオーム性電極である。第３図は本発明の
FETの基本構造を示す断面図である。２１は高
抵抗基板、２２はチヤンネルが形成される第１の
半導体層、２３は第２の半導体層、２４はゲート
電極、２５，２６はソース・ドレインオーム性電
極である。第４図ａ，ｂはそれぞれ、第３図中の
Ａ−A′線およびＢ−B′線に沿つたエネルギー帯
図である。第５図、第６図は本発明によつて平坦
化されたFETの構造を示す断面図である。第７
図は本発明をMISFETに適用した構造を示す断
面図である。３１は高抵抗基板、３２はp-の第
１の半導体層、３３はｎ型の第２の半導体層、３
４はゲート金属電極、３５，３６はソース・ドレ
イン電極、３７はゲート絶縁膜、３８は反転形成
されたｎチヤンネル層を示す。
Claims (1)
- 【特許請求の範囲】 １ 高抵抗基板上の第１の半導体層上にゲートお
よびソース・ドレイン電極が形成され、該ゲー
ト、ソース・ドレイン電極が形成された領域を除
く前記第１の半導体層上に、該第１の半導体より
電子親和力が小さく、かつ空乏化したｎ型の第２
の半導体層が形成されていることを特徴とする電
界効果トランジスタ。 ２ 高抵抗基板上の第１の半導体がｎ型のとき第
１の半導体と第２の半導体の電子親和力の差を△
Ec、第１の半導体層と第２の半導体層の有効ド
ナー密度をそれぞれND1およびND2、ｋをボルツ
マン定数、Ｔを絶対温度として、 ND2＞ND1 exp〔−△Ec／kT〕 の関係がある特許請求の範囲第１項記載の電界効
果トランジスタ。 ３ 高抵抗基板上の第１の半導体としてp-型半
導体層が用いられ、かつゲートが絶縁ゲート構造
である特許請求の範囲第１項記載の電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55143357A JPS5768073A (en) | 1980-10-14 | 1980-10-14 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55143357A JPS5768073A (en) | 1980-10-14 | 1980-10-14 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5768073A JPS5768073A (en) | 1982-04-26 |
| JPH023540B2 true JPH023540B2 (ja) | 1990-01-24 |
Family
ID=15336897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55143357A Granted JPS5768073A (en) | 1980-10-14 | 1980-10-14 | Field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5768073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0596851U (ja) * | 1992-06-04 | 1993-12-27 | コニカ株式会社 | １１０サイズ用ネガキャリアアダプター |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844770A (ja) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | 半導体装置 |
| JPS59172777A (ja) * | 1983-03-23 | 1984-09-29 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPS6037784A (ja) * | 1983-08-10 | 1985-02-27 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| JPS62115781A (ja) * | 1985-11-15 | 1987-05-27 | Hitachi Ltd | 電界効果トランジスタ |
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1980
- 1980-10-14 JP JP55143357A patent/JPS5768073A/ja active Granted
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| JPH0596851U (ja) * | 1992-06-04 | 1993-12-27 | コニカ株式会社 | １１０サイズ用ネガキャリアアダプター |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5768073A (en) | 1982-04-26 |
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