JPH01268225A - マスタースライス集積回路 - Google Patents
マスタースライス集積回路Info
- Publication number
- JPH01268225A JPH01268225A JP63097204A JP9720488A JPH01268225A JP H01268225 A JPH01268225 A JP H01268225A JP 63097204 A JP63097204 A JP 63097204A JP 9720488 A JP9720488 A JP 9720488A JP H01268225 A JPH01268225 A JP H01268225A
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- Japan
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- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 230000001902 propagating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス集積回路に関し、特に集積回
路外部または内部で発生した基準電位を集積回路内に供
給するマスタースライス集積回路に関する３、 〔従来の技術〕 従来、この種のマスタースライス集積回路、例えばＥＣ
ｌ−マスタースライス集積回路においては、集積回路を
構成する各回路ブロックへ外部より一種類の基準電位を
供給している。
路外部または内部で発生した基準電位を集積回路内に供
給するマスタースライス集積回路に関する３、 〔従来の技術〕 従来、この種のマスタースライス集積回路、例えばＥＣ
ｌ−マスタースライス集積回路においては、集積回路を
構成する各回路ブロックへ外部より一種類の基準電位を
供給している。
第４図はかかる従来の一例を説明するためのＥ ＣＬ、
マスタースライス集積回路図である。
マスタースライス集積回路図である。
第４図に示すように、この集積回路は入力端子１２と出
力端子１４を有する送信側ブロック１がら入力端子１８
と出力端子２０を有する受信側ブロック３に信号を伝達
する回路であり、各回路ブロック１，３の基準電位入力
端子１３．］、９には集積回路外部から単一レベルの基
準電位４′が供給される。尚、この基準電位は集積回路
内部の一個所または複数個所で発生した単一レベルの基
準電位である場合もある。
力端子１４を有する送信側ブロック１がら入力端子１８
と出力端子２０を有する受信側ブロック３に信号を伝達
する回路であり、各回路ブロック１，３の基準電位入力
端子１３．］、９には集積回路外部から単一レベルの基
準電位４′が供給される。尚、この基準電位は集積回路
内部の一個所または複数個所で発生した単一レベルの基
準電位である場合もある。
また、第５図は第４図に示したかかる従来構成の各回路
ブロックの入力レベルと基準電位との電位レベル比較図
である。
ブロックの入力レベルと基準電位との電位レベル比較図
である。
第５図に示すように、かかる電位レベルまたは理想状態
において、受信側ブロック３に入力される信号の高レベ
ル、低レベルと基準電位との関係を示すものである。通
常、信号伝播遅延時間を最小化するためには、基準電位
４′Ａが入力信号の高レベルと低レベルの中央電位（以
下、論理振幅の中央電位と称する）と一致するとともに
、入力信号の高レベルおよび低レベルと基準電位との各
電位差は十分な雑音余裕度を保つように基準電位が設定
されることが理想である。例えば、入力信号論理振幅が
一８００ｍＶ、低レベルが−１４００ｍＶにおける基準
電位は一１１００ｍＶに設定される。
において、受信側ブロック３に入力される信号の高レベ
ル、低レベルと基準電位との関係を示すものである。通
常、信号伝播遅延時間を最小化するためには、基準電位
４′Ａが入力信号の高レベルと低レベルの中央電位（以
下、論理振幅の中央電位と称する）と一致するとともに
、入力信号の高レベルおよび低レベルと基準電位との各
電位差は十分な雑音余裕度を保つように基準電位が設定
されることが理想である。例えば、入力信号論理振幅が
一８００ｍＶ、低レベルが−１４００ｍＶにおける基準
電位は一１１００ｍＶに設定される。
上述した従来のＥＣＬマスタースライス集積回路におい
ては、たとえ理想状態において入力信号の論理振幅の中
央電位と一致するように基準電位を設定しても、集積回
路内の回路ブロックに供給されるＧＮＤおよび■■の電
源配線の電位降下または電位上昇、信号配線の電位降下
あるいは回路構成の差異等により、個々の回路ブロック
における入力信号論理振幅の中央電位が基準電位と一致
せず、したがって信号の伝播遅延時間の増大をもたらし
たり、十分な雑音余裕度が得られない場合が生じるとい
う欠点がある。
ては、たとえ理想状態において入力信号の論理振幅の中
央電位と一致するように基準電位を設定しても、集積回
路内の回路ブロックに供給されるＧＮＤおよび■■の電
源配線の電位降下または電位上昇、信号配線の電位降下
あるいは回路構成の差異等により、個々の回路ブロック
における入力信号論理振幅の中央電位が基準電位と一致
せず、したがって信号の伝播遅延時間の増大をもたらし
たり、十分な雑音余裕度が得られない場合が生じるとい
う欠点がある。
本発明の目的は、かかる信号伝播遅延時間の増大を押え
、且つ雑音余裕度を十分にとり得るマスタースライス集
積回路を提供することにある。
、且つ雑音余裕度を十分にとり得るマスタースライス集
積回路を提供することにある。
本発明のマスタースライス集積回路は、半導体基板上に
構成された回路ブロック毎に同一レベルの入力信号に対
する基準電位として複数種類の電位を供給しうる複数種
類の基準電位供給源を配置して構成される。
構成された回路ブロック毎に同一レベルの入力信号に対
する基準電位として複数種類の電位を供給しうる複数種
類の基準電位供給源を配置して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するためのマスタ
ースライス集積回路図である。
ースライス集積回路図である。
第１図に示すように、かかる集積回路は入力端子１２を
有する第一の送信側回路ブロック１の出力端子１４と入
力端子１５を有する第二の送信側回路ブロック２の出力
端子１７とがワイヤード接続され、しかもこれらの出力
端子１４．１７が出力端子２０を有する受信側回路ブロ
ック３の入力端子１８に接続されている。また、送信側
ブロック１および２の各々の基準電位端子１３゜１６に
はそれぞれ基準電位供給源２１．２２より第一の基準電
位４が供給され、且つ、受信側回路ブロック３の基準電
位端子１９には基準電位供給源２３より第二の基準電位
５が供給されている。
有する第一の送信側回路ブロック１の出力端子１４と入
力端子１５を有する第二の送信側回路ブロック２の出力
端子１７とがワイヤード接続され、しかもこれらの出力
端子１４．１７が出力端子２０を有する受信側回路ブロ
ック３の入力端子１８に接続されている。また、送信側
ブロック１および２の各々の基準電位端子１３゜１６に
はそれぞれ基準電位供給源２１．２２より第一の基準電
位４が供給され、且つ、受信側回路ブロック３の基準電
位端子１９には基準電位供給源２３より第二の基準電位
５が供給されている。
尚、ここで上述した第一および第二の送信側回路ブロッ
ク１，２の出力端子１４と１７を結ぶワイヤード配線に
は、１００Ωの配線抵抗１２４が寄生しているとする。
ク１，２の出力端子１４と１７を結ぶワイヤード配線に
は、１００Ωの配線抵抗１２４が寄生しているとする。
第２図は第１図に示す各回路ブロックの入力レベルと基
準電位との電位レベル比較図である。
準電位との電位レベル比較図である。
第２図に示すように、送信側回路プロ・ツク１゜２の入
力レベルとして理想状態の高レベル−８００ｍ Ｖ、お
よび低レベル−１４００ｍＶが入力されている場合でも
、受信側回路プロ・ツク３の入力端子１８に入力される
信号レベルはワイヤード配線寄生抵抗２４による電位降
下環の影響を受け、理想状態のレベルと異なってくる。
力レベルとして理想状態の高レベル−８００ｍ Ｖ、お
よび低レベル−１４００ｍＶが入力されている場合でも
、受信側回路プロ・ツク３の入力端子１８に入力される
信号レベルはワイヤード配線寄生抵抗２４による電位降
下環の影響を受け、理想状態のレベルと異なってくる。
今、送信側ブロック１．２の出力用エミッタフォロワー
に流れる電流を１ｍＡとすると、受信側回路ブロック３
の入力端子１８に入力される高レベルは理想状態より１
００ｍＶ降下し一９００ｍＶとなる。一方、低レベルは
送信側ブロック１．２双方の出カニミッタフォロワート
ランジスタに電流が分流する関係上２０ ｍ Ｖ程度上
昇して一１３８０ｍＶとなる。従って、第一の基準電位
４に一１１００ｍＶ、第二の基準電位５に一１１４０ｍ
Ｖを供給することにより、送信側回路ブロック１，２お
よび受信側回路ブロック３の何れにおいても入力信号論
理振幅の中央電位に基準電位が設定されることになる。
に流れる電流を１ｍＡとすると、受信側回路ブロック３
の入力端子１８に入力される高レベルは理想状態より１
００ｍＶ降下し一９００ｍＶとなる。一方、低レベルは
送信側ブロック１．２双方の出カニミッタフォロワート
ランジスタに電流が分流する関係上２０ ｍ Ｖ程度上
昇して一１３８０ｍＶとなる。従って、第一の基準電位
４に一１１００ｍＶ、第二の基準電位５に一１１４０ｍ
Ｖを供給することにより、送信側回路ブロック１，２お
よび受信側回路ブロック３の何れにおいても入力信号論
理振幅の中央電位に基準電位が設定されることになる。
また、第一の基準電位４のみしか存在せず、受信側回路
ブロック３にも第一の基準電位４を供給したと仮定した
場合には、入力高レベルと基準電位との電位差が２００
ｍＶとなるのに対し、第二の基準電位５を供給すること
により同電位差は２４．０ ｍ Ｖとなり、より高い雑
音余裕度を確保することか可能になる。
ブロック３にも第一の基準電位４を供給したと仮定した
場合には、入力高レベルと基準電位との電位差が２００
ｍＶとなるのに対し、第二の基準電位５を供給すること
により同電位差は２４．０ ｍ Ｖとなり、より高い雑
音余裕度を確保することか可能になる。
その他のマスタースライス集積回路の各回路ブロックに
おいては、各々の回路ブロックに入力される信号の論理
振幅中央値を前段回路ブロックの種々の状態の関係とし
て算出し、第一および第二の何れかの最適の基準電位を
接続すれは良い。
おいては、各々の回路ブロックに入力される信号の論理
振幅中央値を前段回路ブロックの種々の状態の関係とし
て算出し、第一および第二の何れかの最適の基準電位を
接続すれは良い。
第３図は本発明の第二の実施例を説明するためのマスタ
ースライス集積回路図である。
ースライス集積回路図である。
第３図に示すように、出力端子２つを有する回路ブロッ
ク６の入力端子２Ｇには、前段回路ブロックのＧＮＤ、
Ｖ□なとの電源配線の電位降下および電位上昇、信号配
線の電位降下１回路構成等の影響を受け、理想状態とは
異なる信号レベルか入力される。この第二の実施例にお
ける各回路ブロック６の第一レベル基準電位端子２７に
は同一の基準電位か供給されるか、またエミッタフォロ
ワートランジスタ３０および抵抗３１．３２を用いて異
なる３種類の第二レベル基準電位をも第二レベル基準電
位発生源３３〜３５に発生させている。この第ニレベル
基準電位端子２８は各回路ブロック６に入力される信号
の論理振幅中央値に近く且つ必要な雑音余裕度か得られ
るように、適切な第二レベル基準電位発生源３Ｂ、３４
．３５の何れかに接続される。
ク６の入力端子２Ｇには、前段回路ブロックのＧＮＤ、
Ｖ□なとの電源配線の電位降下および電位上昇、信号配
線の電位降下１回路構成等の影響を受け、理想状態とは
異なる信号レベルか入力される。この第二の実施例にお
ける各回路ブロック６の第一レベル基準電位端子２７に
は同一の基準電位か供給されるか、またエミッタフォロ
ワートランジスタ３０および抵抗３１．３２を用いて異
なる３種類の第二レベル基準電位をも第二レベル基準電
位発生源３３〜３５に発生させている。この第ニレベル
基準電位端子２８は各回路ブロック６に入力される信号
の論理振幅中央値に近く且つ必要な雑音余裕度か得られ
るように、適切な第二レベル基準電位発生源３Ｂ、３４
．３５の何れかに接続される。
以上、二つの実施例について説明したが、これらの実施
例によれは、ＥＣｌ−マスタースライス集積回路内の各
回路ブロック毎に同一レベルの入力信号に対し、その高
レベル、低レベルおよび論理振幅の中央電位の変動に応
じた最適の電位を選択し基準電位として供給するのて、
信号の伝播遅延時間の増大を押えるとともに、雑音余裕
度を十分にとることができる。
例によれは、ＥＣｌ−マスタースライス集積回路内の各
回路ブロック毎に同一レベルの入力信号に対し、その高
レベル、低レベルおよび論理振幅の中央電位の変動に応
じた最適の電位を選択し基準電位として供給するのて、
信号の伝播遅延時間の増大を押えるとともに、雑音余裕
度を十分にとることができる。
以上説明したように、本発明のマスタースライス集積回
路は半導体基板上に構成された回路ブロック毎に同一レ
ベルの入力信号に対する基準電位として複数種類の電位
を供給しうる複数種類の基準電位供給源を配置すること
により、入力信号レベルに応して最適の基準電位を選択
することが可能となるので、入力信号論理振幅の中央値
と基準電位との差による伝播遅延時間の増大および雑音
余裕度の減少を低く保つことができるという効果かある
。
路は半導体基板上に構成された回路ブロック毎に同一レ
ベルの入力信号に対する基準電位として複数種類の電位
を供給しうる複数種類の基準電位供給源を配置すること
により、入力信号レベルに応して最適の基準電位を選択
することが可能となるので、入力信号論理振幅の中央値
と基準電位との差による伝播遅延時間の増大および雑音
余裕度の減少を低く保つことができるという効果かある
。
第１図は本発明の第一の実施例を説明するためのマスタ
ースライス集積回路図、第２図は第１図に示した各回路
ブロックの入力レベルと基準電位との電位レベル比較図
、第３図は本発明の第二の実施例を説明するためのマス
タースライス集積回路図、第４図は従来の一例を説明す
るためのＥＣＬマスタースライス集積回路図、第５図は
第４図に示した各回路ブロックの入力レベルと基準電位
との電位レベル比較図である。 ］、２・送信ブロック、３・・受信ブロック、４・・・
第一の基準電位、５・・・第二の基準電位、６・・・回
路ブロック、１２，１．５，１８．２６・・回路ブロッ
ク入力端子、１４．１”ｌ、２０．２９・・回路−つ
− ブロック出力端子、１．３，１６，１９，２７゜２８・
・・回路ブロック基準電位入力端子、２１゜２２．２３
．３Ｂ、３４．．３５・回路ブロック基準電位供給源、
２４・配線抵抗、３０・・エミッタフォロワー１〜ラン
ジスタ、３１．３２・・抵抗。 代理人 弁理士 内 原 晋 −］〇−
ースライス集積回路図、第２図は第１図に示した各回路
ブロックの入力レベルと基準電位との電位レベル比較図
、第３図は本発明の第二の実施例を説明するためのマス
タースライス集積回路図、第４図は従来の一例を説明す
るためのＥＣＬマスタースライス集積回路図、第５図は
第４図に示した各回路ブロックの入力レベルと基準電位
との電位レベル比較図である。 ］、２・送信ブロック、３・・受信ブロック、４・・・
第一の基準電位、５・・・第二の基準電位、６・・・回
路ブロック、１２，１．５，１８．２６・・回路ブロッ
ク入力端子、１４．１”ｌ、２０．２９・・回路−つ
− ブロック出力端子、１．３，１６，１９，２７゜２８・
・・回路ブロック基準電位入力端子、２１゜２２．２３
．３Ｂ、３４．．３５・回路ブロック基準電位供給源、
２４・配線抵抗、３０・・エミッタフォロワー１〜ラン
ジスタ、３１．３２・・抵抗。 代理人 弁理士 内 原 晋 −］〇−
Claims (1)
- 半導体基板上に構成された回路ブロックに基準電位を
供給して動作させるマスタースライス集積回路において
、前記回路ブロック毎に同一レベルの入力信号に対する
基準電位として複数種類の電位を供給しうる複数種類の
基準電位供給源を配置したことを特徴とするマスタース
ライス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097204A JPH01268225A (ja) | 1988-04-19 | 1988-04-19 | マスタースライス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097204A JPH01268225A (ja) | 1988-04-19 | 1988-04-19 | マスタースライス集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268225A true JPH01268225A (ja) | 1989-10-25 |
Family
ID=14186085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097204A Pending JPH01268225A (ja) | 1988-04-19 | 1988-04-19 | マスタースライス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268225A (ja) |
-
1988
- 1988-04-19 JP JP63097204A patent/JPH01268225A/ja active Pending
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