JPH01268329A - 符号変換装置 - Google Patents
符号変換装置Info
- Publication number
- JPH01268329A JPH01268329A JP63097351A JP9735188A JPH01268329A JP H01268329 A JPH01268329 A JP H01268329A JP 63097351 A JP63097351 A JP 63097351A JP 9735188 A JP9735188 A JP 9735188A JP H01268329 A JPH01268329 A JP H01268329A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- edge
- circuit
- code
- pulse
- Prior art date
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ジッタにより信号パルスのエツジが時間的
に変動したディジタル信号符号を別の方式の信号符号に
変換する符号変換装置に関するものである。
に変動したディジタル信号符号を別の方式の信号符号に
変換する符号変換装置に関するものである。
例えば、「マイクロコンピュータ・データ伝送の基礎と
実際Ｊ（ＣＱ出版株式会社発行、発行日：昭和５９年１
０月３０日）第１８７〜１８９頁には、ディジタルデー
タ（バイナリ情報）を伝送する際に、波形ひずみによる
ジッタ（位相変動）によって伝送誤シと同期はずれの発
生する問題が論じられている。
実際Ｊ（ＣＱ出版株式会社発行、発行日：昭和５９年１
０月３０日）第１８７〜１８９頁には、ディジタルデー
タ（バイナリ情報）を伝送する際に、波形ひずみによる
ジッタ（位相変動）によって伝送誤シと同期はずれの発
生する問題が論じられている。
第２図はこのような問題を説明するための波形図であり
、図中、２ａはあるデータストリーム、２ｂはこのデー
タストリーム２ａをマンチェスタ符号で表現したもの、
２ａは前記マンチェスタ符号２ｂと等価なＮＲＺ （Ｎ
ｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ ）符号で表現し
たものである。
、図中、２ａはあるデータストリーム、２ｂはこのデー
タストリーム２ａをマンチェスタ符号で表現したもの、
２ａは前記マンチェスタ符号２ｂと等価なＮＲＺ （Ｎ
ｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ ）符号で表現し
たものである。
マンチェスタ符号２ｂは送受信装置間でバイナリ情報を
転送するためのインターフェース・コードであシ、同期
タイミング情報を含んだ信号である。このマンチェスタ
符号をＮＲＺ符号に変換するには、同期タイミング（ビ
ット信号中央部）のエツジの立上シと立下シをＮＲＺ符
号の”１゛と９０１に対応させればよい。
転送するためのインターフェース・コードであシ、同期
タイミング情報を含んだ信号である。このマンチェスタ
符号をＮＲＺ符号に変換するには、同期タイミング（ビ
ット信号中央部）のエツジの立上シと立下シをＮＲＺ符
号の”１゛と９０１に対応させればよい。
次に、このマンチェスタ符号２ｂによる信号をＮＲＺ符
号２ｃによる信号に符号変換する際の動作を説明すると
、伝送信号、即ち前記データストリーム２ａの先頭側に
＠１０１０・・・１０＠という信号パターン（プリアン
プル）を付けることによって受信側で同期タイミングを
認識する。ここでこの時のパルス繰返し周期をＴと定義
する。また第２図のマンチェスタ符号２ｂの中で１１０
１又は１０１１となる時のパルスをＬｏｎｇ Ｐｉｓ％
′１１又は１０１が連続する時のパルスを５ｈｏｒｔ
Ｐｉｓと定義する。この同期タイミングで以降送られて
くるデータをサンプリングしてＮＲＺ符号に変換するこ
とができる。
号２ｃによる信号に符号変換する際の動作を説明すると
、伝送信号、即ち前記データストリーム２ａの先頭側に
＠１０１０・・・１０＠という信号パターン（プリアン
プル）を付けることによって受信側で同期タイミングを
認識する。ここでこの時のパルス繰返し周期をＴと定義
する。また第２図のマンチェスタ符号２ｂの中で１１０
１又は１０１１となる時のパルスをＬｏｎｇ Ｐｉｓ％
′１１又は１０１が連続する時のパルスを５ｈｏｒｔ
Ｐｉｓと定義する。この同期タイミングで以降送られて
くるデータをサンプリングしてＮＲＺ符号に変換するこ
とができる。
しかし送信されてき良信号は伝送路の否み、雑音、符号
量干渉、送受信器の性能による影響によってジッタを含
んでいる。ジッタが大きくなると、プリアンプル部でつ
くった同期タイミングでは送信され良信号が受信側で再
生できなくなる問題点があった。
量干渉、送受信器の性能による影響によってジッタを含
んでいる。ジッタが大きくなると、プリアンプル部でつ
くった同期タイミングでは送信され良信号が受信側で再
生できなくなる問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、最大Ｔ／４（Ｔは同期）のジッタがある所定
符号により表現されて送信されてきた信号を他の符号に
誤シなく確実に変換すると同時に受信クロックを発生で
きる符号変換装置を得ることを目的とする。
たもので、最大Ｔ／４（Ｔは同期）のジッタがある所定
符号により表現されて送信されてきた信号を他の符号に
誤シなく確実に変換すると同時に受信クロックを発生で
きる符号変換装置を得ることを目的とする。
この発明に係る符号変換装置は、送信されてくるパルス
信号の立上υ、立下シのエツジを検出判定するパルスエ
ツジ立上シ立下シ検出判定回路、この回路により検出判
定されたパルスエツジのエツジ間隔を判定するエツジ間
隔判定回路、この回路により判定されたエツジ間隔から
データサンプリングタイミングを生成するデータサンプ
リングタイミング生成回路、この回路によるデータサン
プリングタイミングによりデータをサンプリングするサ
ンプリング回路とにより、前記パルス信号を他の符号に
変換した信号と受信クロックを得るようにしたものであ
る。
信号の立上υ、立下シのエツジを検出判定するパルスエ
ツジ立上シ立下シ検出判定回路、この回路により検出判
定されたパルスエツジのエツジ間隔を判定するエツジ間
隔判定回路、この回路により判定されたエツジ間隔から
データサンプリングタイミングを生成するデータサンプ
リングタイミング生成回路、この回路によるデータサン
プリングタイミングによりデータをサンプリングするサ
ンプリング回路とにより、前記パルス信号を他の符号に
変換した信号と受信クロックを得るようにしたものであ
る。
送信されてくる所定符号のパルス信号の立上シ。
立下りのエツジがパルスエツジ立上り立下シ検出判定回
路で検出判定され、この検出判定されたパルスエツジか
ら次いでそのエツジ間隔がエツジ間隔判定回路により判
定される。次いで判定されたエツジ間隔からデータサン
プリングタイミングが生成され、このデータサンプリン
グタイミングにより、データがサンプリングされ、前記
パルス信号を他の符号に変換した信号と、受信クロック
が得られる。
路で検出判定され、この検出判定されたパルスエツジか
ら次いでそのエツジ間隔がエツジ間隔判定回路により判
定される。次いで判定されたエツジ間隔からデータサン
プリングタイミングが生成され、このデータサンプリン
グタイミングにより、データがサンプリングされ、前記
パルス信号を他の符号に変換した信号と、受信クロック
が得られる。
この発明の一実施例を図について説明する。第１図にお
いて、ｌａはマンチェスタ符号により表現された入力信
号１ｅによるパルスのパルスエツジ立上シ立下り検出判
定回路、１ｂはエツジ間隔がＬｏｎｇＰｌｓのものか５
ｈｏｒｔ Ｐｌｓｇのものかを判定するエツジ間隔判定
回路、１ｃはＮＲＺ符号を得るためにデータサンプリン
グタイミングをつくるデータサンプリングタイミング生
成回路、１ｄはこのデータサンプリングタイミング生成
回路１ｃでつくられ六タイミングにより受信データをサ
ンプリングするサンプリング回路である。そして１ｆは
ＮＲＺ符号信号である。
いて、ｌａはマンチェスタ符号により表現された入力信
号１ｅによるパルスのパルスエツジ立上シ立下り検出判
定回路、１ｂはエツジ間隔がＬｏｎｇＰｌｓのものか５
ｈｏｒｔ Ｐｌｓｇのものかを判定するエツジ間隔判定
回路、１ｃはＮＲＺ符号を得るためにデータサンプリン
グタイミングをつくるデータサンプリングタイミング生
成回路、１ｄはこのデータサンプリングタイミング生成
回路１ｃでつくられ六タイミングにより受信データをサ
ンプリングするサンプリング回路である。そして１ｆは
ＮＲＺ符号信号である。
第３図は前記パルスエツジ立上シ立下シ検出判定回路１
＆の具体的回路を示すもので、図中、３ａはクロック信
号であシ、そのクロック周期はＴ／１６である。ま７’
ｊ ３ｂ ｅ３ｃ 、ａｃｉ ＋３ｅはＤ型フリップ７
０ツブ、３ｆ、３ｇはアンドゲート、３ｈはアンドゲー
ト３ｆ、３ｇの出力信号を入力するオアゲート、３１は
アントゲ−）３ｆの出力信号、３ｊはオアゲー）３ｈの
出力信号、３にはアンドゲート３ｇの出力信号、３１．
３ｍ ｓ ３ ｎ ｅ ３Ｑはそれぞれ、フリップフｏ
ｙプ３ｂ、３ｅ＝３ｄ−３ｅのＱ出力信号、Ｑ出力信号
、Ｑ出力信号、Ｑ出力信号である。
＆の具体的回路を示すもので、図中、３ａはクロック信
号であシ、そのクロック周期はＴ／１６である。ま７’
ｊ ３ｂ ｅ３ｃ 、ａｃｉ ＋３ｅはＤ型フリップ７
０ツブ、３ｆ、３ｇはアンドゲート、３ｈはアンドゲー
ト３ｆ、３ｇの出力信号を入力するオアゲート、３１は
アントゲ−）３ｆの出力信号、３ｊはオアゲー）３ｈの
出力信号、３にはアンドゲート３ｇの出力信号、３１．
３ｍ ｓ ３ ｎ ｅ ３Ｑはそれぞれ、フリップフｏ
ｙプ３ｂ、３ｅ＝３ｄ−３ｅのＱ出力信号、Ｑ出力信号
、Ｑ出力信号、Ｑ出力信号である。
第４図は第３図に示した回路の各部の信号のタイムチャ
ートである。
ートである。
第５図は、エツジ間隔判定回路１ｂの具体的回路を示す
。図中、５ａはプログラマブルカウンタ部、５ｂ−５ｆ
、５に一５ｍ＋５Ｑ、５ｚはＤ型７リツグフロツプ、
５ｇ〜５ｊ 、５１．５ｐ〜５ｔｅ５ｗ、５ｘはアンド
ゲート、５ｎ、５ｕ＊５ｖはオアゲート、５ｙはＳＲ型
フリップ７０ツブである。そして５ａｌ−５ａ５はプロ
グラマブルカウンタ部５ａの出力信号であシ、それぞれ
は７リツプフロツプ５ｂ〜５ｆのＤ入力端子に入力して
いる。また５ｂｌ、５ｃ１．５ｆ１．５ｋｌ。
。図中、５ａはプログラマブルカウンタ部、５ｂ−５ｆ
、５に一５ｍ＋５Ｑ、５ｚはＤ型７リツグフロツプ、
５ｇ〜５ｊ 、５１．５ｐ〜５ｔｅ５ｗ、５ｘはアンド
ゲート、５ｎ、５ｕ＊５ｖはオアゲート、５ｙはＳＲ型
フリップ７０ツブである。そして５ａｌ−５ａ５はプロ
グラマブルカウンタ部５ａの出力信号であシ、それぞれ
は７リツプフロツプ５ｂ〜５ｆのＤ入力端子に入力して
いる。また５ｂｌ、５ｃ１．５ｆ１．５ｋｌ。
５ｍ１．＊５Ｑ１ ＊５ｚｌはそれぞれ、フリップフロ
ップｓｂ。
ップｓｂ。
５ｃ＋５ｆ＊５に、５ｍ＊５Ｑ、５ｚの各Ｑ出力信号、
５ａｌ 。
５ａｌ 。
ｓｈｘ 、ｓｔｌ、ｓｊｘ 、５１１はそれぞれ、アン
ドゲート５ｇ、５ｈ、５ｉ 、ｓｊ 、ｓｉの出力信号
、５ｎｌ 、５ｕｌ ＊５ｖｌはそれぞれ、オアゲー）
５ｎ＋５ｕ、５ｖの出力信号である。
ドゲート５ｇ、５ｈ、５ｉ 、ｓｊ 、ｓｉの出力信号
、５ｎｌ 、５ｕｌ ＊５ｖｌはそれぞれ、オアゲー）
５ｎ＋５ｕ、５ｖの出力信号である。
第６図は第５図に示したエツジ間隔判定回路１ｂの各部
の信号のタイムチャートである。
の信号のタイムチャートである。
第７図はデータサンプリングタイミング生成回路１ｃの
具体的回路を示す。図中、７ａはＬｏｎｇＰｉｇ信号、
７ｂは１／２クロツク遅延素子、ＩＣはｌクロック遅延
素子、７ｄ 、７ｅ 、７ｆはＤ型フリップフロップ、
７ｇはアンドゲート、７ｈはオアゲート、７ｉはとのオ
アゲー）７ｈの出力信号、７ｋ。
具体的回路を示す。図中、７ａはＬｏｎｇＰｉｇ信号、
７ｂは１／２クロツク遅延素子、ＩＣはｌクロック遅延
素子、７ｄ 、７ｅ 、７ｆはＤ型フリップフロップ、
７ｇはアンドゲート、７ｈはオアゲート、７ｉはとのオ
アゲー）７ｈの出力信号、７ｋ。
７ ｍ ｓ ７ ｎはそれぞれ、フリップフロップ７ｄ
＋７ｅ。
＋７ｅ。
７ｆのＱ出力信号、Ｑ出力信号、Ｑ出力信号である。７
１はまたアンドゲート７ｇの出力信号である。
１はまたアンドゲート７ｇの出力信号である。
第８図は第７図に示し友データサンプリングタイミング
生成回路１ｃの各部の信号のタイムチャートである。
生成回路１ｃの各部の信号のタイムチャートである。
第９図は前記サンプリング回路１ｄの具体的回路を示す
。図中、９ａはカウンタで、９ａ１はそのカウントアツ
プ信号、９ｂ＊９ｃｓ９ｄはそれぞれＤ型フリップフロ
ップ、９ｅはアンドゲート、９ｆはデータサンプリング
タイミング信号である。
。図中、９ａはカウンタで、９ａ１はそのカウントアツ
プ信号、９ｂ＊９ｃｓ９ｄはそれぞれＤ型フリップフロ
ップ、９ｅはアンドゲート、９ｆはデータサンプリング
タイミング信号である。
次に前記実施例の動作を説明する。先ず、パルスエツジ
立上シ立下シ検出判定回路１ａの動作を第４図のタイム
チャートを参照して説明する０即ち、クロック信号３ａ
により駆動されるフリップフロップ３ｂ、３ｄのＤ入力
端子にマンチェスタ符号の信号１ｅが入力すると、第３
図の具体的回路に示す各部３１等の信号は第４図に示す
ようになシ、結果的に、前記信号１ｅの立上シを検出し
た信号３１．立下シを検出した信号３ｋが第４図に示す
如く、パルス信号として得られる。なお、信号３ｊは信
号３ｉ、３にの合成信号（合成パルス）であシ、これら
は第５図に具体的に示すエツジ間隔判定回路１ｂに送ら
れる。
立上シ立下シ検出判定回路１ａの動作を第４図のタイム
チャートを参照して説明する０即ち、クロック信号３ａ
により駆動されるフリップフロップ３ｂ、３ｄのＤ入力
端子にマンチェスタ符号の信号１ｅが入力すると、第３
図の具体的回路に示す各部３１等の信号は第４図に示す
ようになシ、結果的に、前記信号１ｅの立上シを検出し
た信号３１．立下シを検出した信号３ｋが第４図に示す
如く、パルス信号として得られる。なお、信号３ｊは信
号３ｉ、３にの合成信号（合成パルス）であシ、これら
は第５図に具体的に示すエツジ間隔判定回路１ｂに送ら
れる。
しかしてこのエツジ間隔判定回路１ｂにおいては、第６
図にその各部のタイムチャートを示すが、この回路１ｂ
のプログラマブルカウンタ部５ａのトリガとして前記信
号３ｊを加え、またクロック３ａを用いてエツジ間を計
算することにより、５ｈｏｒｔ Ｐｉｇなら５ｈｏｒｔ
Ｐｌａ信号５ ｊ １ 、Ｌｏｎｇ Ｐｌ ｓならＬ
ｏｈｇ Ｐｌｓ信号５１１が第６図のタイムチャートに
示すように出力される。またエツジ間が０．７５Ｔ近傍
の場合は判別回路５ｚによって５ｈｏｒｔ Ｐｉｇ（０
，７５Ｔ）信号５ｕｌとＬｏｎｇ Ｐｉｇ （０，７５
Ｔ ）信号５ｖｌを出力する。また、５ａｌは５ｈｏｒ
ｔ区間であることを示すＳｈｏ ｒ を信号、５ｈｌは
Ｌｏｎｇ区間であることを示すＬｏｎｇ信号である。ま
たＳｈｏ ｒ ｔでもＬｏｎｇでもない時にはＥｒｒ
（エラー）信号５ｎｌを出力する。プログラマブルカウ
ンタ部５ａの出力信号５ａｌ ｅ ５ａ２ 。
図にその各部のタイムチャートを示すが、この回路１ｂ
のプログラマブルカウンタ部５ａのトリガとして前記信
号３ｊを加え、またクロック３ａを用いてエツジ間を計
算することにより、５ｈｏｒｔ Ｐｉｇなら５ｈｏｒｔ
Ｐｌａ信号５ ｊ １ 、Ｌｏｎｇ Ｐｌ ｓならＬ
ｏｈｇ Ｐｌｓ信号５１１が第６図のタイムチャートに
示すように出力される。またエツジ間が０．７５Ｔ近傍
の場合は判別回路５ｚによって５ｈｏｒｔ Ｐｉｇ（０
，７５Ｔ）信号５ｕｌとＬｏｎｇ Ｐｉｇ （０，７５
Ｔ ）信号５ｖｌを出力する。また、５ａｌは５ｈｏｒ
ｔ区間であることを示すＳｈｏ ｒ を信号、５ｈｌは
Ｌｏｎｇ区間であることを示すＬｏｎｇ信号である。ま
たＳｈｏ ｒ ｔでもＬｏｎｇでもない時にはＥｒｒ
（エラー）信号５ｎｌを出力する。プログラマブルカウ
ンタ部５ａの出力信号５ａｌ ｅ ５ａ２ 。
５ａ３５５ａ４．５ａ５はそれぞれｒ４Ｊ 、ｒ１２Ｊ
、ｒｌＯＪ 、ｒ１６Ｊ 。
、ｒｌＯＪ 、ｒ１６Ｊ 。
「２０」カウントアツプ信号である。
次に第７図で具体的に表わされるデータサンプリングタ
イミング生成回路１ｃでデータサンプリングのタイミン
グをつくる。図において、７ａはＬｏｎｇＰ１ｍ信号で
、信号５ｉ１が１１１の時は信号５ｖｌを、部０１の時
には信号５１１を表わす信号５ｋｌは５ｈｏｒｔ信号で
、信号５１１が１１１の時には信号５ｕ２を、′０”の
時には信号５ｋｌを表わす。そして、１／２クロック遅
延素子７ｂ、ｌクロック遅延素子Ｔｃ５Ｄ型フリツプ７
０ツブ７ｄ、７ｅ、７ｆ ｅアントゲ−）７ｇ 、オア
ゲー）７ｈの回路によりて、Ｌｏｎｇ Ｐｌｇならその
タイミングでデータサンプル用のクロックリ七ット信号
７１を第８図に示す如く出力し、５ｈｏｒｔ Ｐｌｇが
続く時には、偶数ビット毎にデータサンプリング用クロ
ックリセット信号（ＣＬＫ Ｒ８Ｔ）を出力する。但
し前回も５ｈｏｒｔ Ｐｌａでそのときクロックをリセ
ットしなかった場合に限る。第８図にこれらの信号の関
係をあるデータストリームの場合について示す。
イミング生成回路１ｃでデータサンプリングのタイミン
グをつくる。図において、７ａはＬｏｎｇＰ１ｍ信号で
、信号５ｉ１が１１１の時は信号５ｖｌを、部０１の時
には信号５１１を表わす信号５ｋｌは５ｈｏｒｔ信号で
、信号５１１が１１１の時には信号５ｕ２を、′０”の
時には信号５ｋｌを表わす。そして、１／２クロック遅
延素子７ｂ、ｌクロック遅延素子Ｔｃ５Ｄ型フリツプ７
０ツブ７ｄ、７ｅ、７ｆ ｅアントゲ−）７ｇ 、オア
ゲー）７ｈの回路によりて、Ｌｏｎｇ Ｐｌｇならその
タイミングでデータサンプル用のクロックリ七ット信号
７１を第８図に示す如く出力し、５ｈｏｒｔ Ｐｌｇが
続く時には、偶数ビット毎にデータサンプリング用クロ
ックリセット信号（ＣＬＫ Ｒ８Ｔ）を出力する。但
し前回も５ｈｏｒｔ Ｐｌａでそのときクロックをリセ
ットしなかった場合に限る。第８図にこれらの信号の関
係をあるデータストリームの場合について示す。
次に第９図で示されるサンプリング回路１ｄで、ＣＬＫ
Ｒ８Ｔ信号を用いて、マンチェスタ符号信号からデー
タをサンプリングしてＮＲＺ符号信号を出力する。しか
して、カウンタ９ａは、ある設定値をカウントアツプし
たらカウントアツプ信号９ａｌを出力する。この信号９
ａｌを用いてデータサンプリングタイミング信号９ｆを
つ＜シ、このタイミングでデータをサンプリングしてＮ
ＲＺ符号信号を求めると同時に前記データサンプリング
タイミング信号９ｆを受信クロックとする。
Ｒ８Ｔ信号を用いて、マンチェスタ符号信号からデー
タをサンプリングしてＮＲＺ符号信号を出力する。しか
して、カウンタ９ａは、ある設定値をカウントアツプし
たらカウントアツプ信号９ａｌを出力する。この信号９
ａｌを用いてデータサンプリングタイミング信号９ｆを
つ＜シ、このタイミングでデータをサンプリングしてＮ
ＲＺ符号信号を求めると同時に前記データサンプリング
タイミング信号９ｆを受信クロックとする。
なお前記実施例では、マンチェスタ符号の場合について
説明し九が、他の符号に対しても同一手法にて同様の効
果を奏することが可能である。
説明し九が、他の符号に対しても同一手法にて同様の効
果を奏することが可能である。
以上のように、この発明によれば、符号変換装置を、ジ
ッタを含む、例えばマンチェスタ符号信号を、例えばＮ
ＲＺ符号信号等の他の符号信号に変換するとともに受信
クロックを同時につくることができるように構成したの
で、信頼性の高い符号変換装置が得られる効果がある。
ッタを含む、例えばマンチェスタ符号信号を、例えばＮ
ＲＺ符号信号等の他の符号信号に変換するとともに受信
クロックを同時につくることができるように構成したの
で、信頼性の高い符号変換装置が得られる効果がある。
第１図はこの発明の一実施例による符号変換装置の概略
ブロック図、第２図はマンチェスタ符号とＮＲＺ符号の
関係を示す波形図、第３図はパルスエツジ立上シ立下シ
検出判定回路の回路図、第４図は第３図の動作波形図、
第５図はエツジ間隔判定回路の回路図、第６図は第５図
の動作波形図、第７図はデータサンプリングタイミング
生成回路の回路図、第８図は第７図の動作波形図、第９
図はサンプリング回路の回路図である。 １ａはパルスエツジ立上シ立下り検出判定回路、１ｂは
エツジ間隔判定回路、ｌｃはデータサンプリングタイミ
ング生成回路、１ｄはサンプリング回路である。 なお、図中、同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社、 （外２名） 第１図 第２図 第３図 ａ 第４図 ３に
ブロック図、第２図はマンチェスタ符号とＮＲＺ符号の
関係を示す波形図、第３図はパルスエツジ立上シ立下シ
検出判定回路の回路図、第４図は第３図の動作波形図、
第５図はエツジ間隔判定回路の回路図、第６図は第５図
の動作波形図、第７図はデータサンプリングタイミング
生成回路の回路図、第８図は第７図の動作波形図、第９
図はサンプリング回路の回路図である。 １ａはパルスエツジ立上シ立下り検出判定回路、１ｂは
エツジ間隔判定回路、ｌｃはデータサンプリングタイミ
ング生成回路、１ｄはサンプリング回路である。 なお、図中、同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社、 （外２名） 第１図 第２図 第３図 ａ 第４図 ３に
Claims (1)
- パルス信号の立上りエッジ、立下りエッジを検出判定す
るパルスエッジ立上り立下り検出判定回路と、このパル
スエッジ立上り立下り検出判定回路により検出判定され
たパルスエッジのエッジ間隔が所定範囲にあるか否かを
判定するエッジ間隔判定回路と、このエッジ間隔判定回
路により判定されたエッジ間隔に基づいてデータサンプ
リングタイミングを生成するデータサンプリングタイミ
ング生成回路と、このデータサンプリングタイミング生
成回路により生成されたデータサンプリングタイミング
によりデータをサンプリングするサンプリング回路とを
備えた符号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097351A JP2552172B2 (ja) | 1988-04-20 | 1988-04-20 | 符号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097351A JP2552172B2 (ja) | 1988-04-20 | 1988-04-20 | 符号変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268329A true JPH01268329A (ja) | 1989-10-26 |
| JP2552172B2 JP2552172B2 (ja) | 1996-11-06 |
Family
ID=14190066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097351A Expired - Lifetime JP2552172B2 (ja) | 1988-04-20 | 1988-04-20 | 符号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552172B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623065A (en) * | 1980-05-15 | 1981-03-04 | Sanyo Electric Co Ltd | Demodulation circuit for self clocking information signal |
| JPS58178647A (ja) * | 1982-04-12 | 1983-10-19 | Toshiba Corp | 位相同期回路 |
-
1988
- 1988-04-20 JP JP63097351A patent/JP2552172B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623065A (en) * | 1980-05-15 | 1981-03-04 | Sanyo Electric Co Ltd | Demodulation circuit for self clocking information signal |
| JPS58178647A (ja) * | 1982-04-12 | 1983-10-19 | Toshiba Corp | 位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2552172B2 (ja) | 1996-11-06 |
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